《微型计算机原理与应用》课件第4章

第4章微处理器8086的总线结构和时序4.18086的微处理器级总线和系统总线

4.28086系统总线时序

小结

习题四

4.18086的微处理器级总线和系统总线

微处理器芯片的引脚构成了微处理器级总线。 8086微处理器采用40条引脚的双列直插式封装。8086处理器级总线有两项值得注意的特点：

(1)使得处理器具有两种不同的工作方式：最小方式和最大方式。最小方式意味着仅由一个8086微处理器组成的小系统。在这种方式中，由8086CPU直接产生小系统所需要的全部控制信号。最大方式用于实现多处理器组成的系统，例如8086与8087协处理器共同组成微机系统。

(2)为减少引脚，采用分时复用的地址/数据总线，因而部分引脚具有两种功能。

图4.1给出了8086引脚图。下面先说明8086在两种工作方式下公用引脚的定义，然后按工作方式介绍其它引脚的定义和系统总线结构。图4.18086引脚图4.1.1两种工作方式公用引脚定义

引脚功能也就是微处理器级总线的功能。在8086CPU的40条引脚中，引脚1和引脚20(GND)为接地端；引脚40(VCC)为电源输入端，采用的电源电压为+5 V(1±10%)；引脚19(CLK)为时钟信号输入端。时钟信号占空比为33%时是最佳状态。8086的最高允许时钟频率为5MHz，8086-2为8MHz，8086-1为10MHz。其余36个引脚按其功能来分，地址/数据分时复用总线占用20个引脚，控制总线占16个引脚。具体定义分述如下。

1.地址/数据总线

8086CPU能提供20条地址总线和16条数据总线与存储器和I/O设备连接。为减少引脚，采用分时复用方式提供，共占20条引脚。AD15～AD0(输入/输出，三态)为分时复用地址/数据总线。所谓分时复用，就是一段时间用作地址总线，下一段时间用作数据总线。每次执行对存储器读写或对I/O端口输入输出操作时，都要用一个总线周期时间。每个总线周期由几个时钟周期T组成。在总线周期的T1期间，地址/数据总线的低16位作为地址总线输出地址码A15～A0；而在其它时钟周期T期间，作为双向数据总线D15～D0，输入或输出16位数据。

20条线的另外4条即A19/S6、A18/S5、A17/S4和A16/S3(输出，三态)为分时复用的地址/状态信号线。存储器读写操作总线周期的T1期间输出高4位地址A19～A16；在I/O端口输入输出操作时，这4条线不用，全为低电平。在总线周期的其它T期间，这4条线用来输出状态信息(S6、S5、S4、S3)，但S6始终为低电平，S5是标志寄存器(即PSW)的中断允许标志位IF的当前状态，S4和S3组合用来指示当前正在使用的段寄存器，如表4.1所示。其中S4S3=10表示对存储器访问时段寄存器为CS， 或者表示对I/O端口进行访问以及在中断响应的总线周期中读取中断类型号(这两种情况不用段寄存器)。表4.1S4和S3的功能从上面讨论可知，这20条引脚在总线周期的T1状态输出地址。为了使地址信息在总线周期的其它T状态时仍保持有效，总线控制逻辑必须配有一个地址锁存器，把T1状态输出的20位地址锁存输出。

(3) NMI(输入)：非可屏蔽中断请求输入信号，上升沿有效。当该引脚输入一个由低变高的信号时，CPU在执行完现行指令后，立即响应非可屏蔽中断并进行中断处理。CPU对该中断请求信号的响应不受标志寄存器中断允许标志位IF状态的影响。

(4) INTR(输入)：可屏蔽中断请求输入信号，高电平有效。当INTR为高电平时，表示外部有中断请求。CPU在每条指令的最后一个时钟周期对INTR进行测试，以便决定现行指令执行完后是否响应中断。CPU对可屏蔽中断的响应受中断允许标志位IF状态的影响，只在IF为1时才响应中断请求。

(5) RESET(输入)：系统复位信号，高电平有效(至少保持4个时钟周期时间)。RESET信号有效时，CPU清除IP、DS、ES、SS，标志寄存器和指令队列为0及置CS为0FFFFH。该信号结束后，CPU从存储器的0FFFF0H地址开始读取和执行指令。系统加电或操作员在键盘上进行“RESET”操作时产生RESET信号。

(6) READY(输入)：准备好信号，由存储器或I/O设备的接口发来，高电平有效。CPU在T3状态的开始检查READY信号的状态。如果READY信号有效，表示存储器或I/O端口对读写操作准备就绪，将在下一个时钟周期内将数据置入到数据总线上(输入时)或从数据总线上取走数据(输出时)，无论是读(输入)还是写(输出)，CPU及其总线控制逻辑将在下一个时钟周期后完成总线周期；若检查READY信号为低电平，则表示存储器或I/O端口没有准备就绪，CPU将自动插入一个或几个等待时钟周期(在每个等待时钟周期的开始，同样对READY信号进行检查)，直到READY信号有效为止。显而易见，等待时钟周期的插入意味着总线周期的延长，这是为了保证CPU与慢速的存储器或I/O端口之间可靠地传送数据所必需的。该信号由存储器或I/O端口根据其速度用硬件电路产生。后面还将多次提到，存储器和I/O设备与CPU相比，工作速度慢，是提高系统运行速度的“瓶颈”。高档微机采用很多技术解决这一矛盾。图4.28086最小方式系统的系统总线结构图4.3Intel8282锁存器的内部逻辑图图4.4Intel8286的内部逻辑

(8) HLDA(输出)：其引脚信号与HOLD信号相配合，是CPU对系统中其它总线主控设备请求总线使用权的应答信号，高电平有效。

在最小工作方式中，作为单处理器的8086CPU通常控制着系统总线，即存储器和I/O端口的读写操作的相关信号与CPU的连接，但也允许系统中其它的主控设备——DMA(存储器直接读写)控制器占用系统总线，即使存储器和I/O端口的读写操作的相关信号与CPU高阻抗断开，与DMA控制器连接。DMA控制器通过占用系统总线方法，可以实现外部设备和存储器之间直接数据传送。为此，DMA控制器通过向8086的HOLD引脚发送一个高电平信号向CPU提出占用系统总线的请求。8086CPU通常在现行总线周期完成后作出响应，在HLDA引脚输出高电平，表明自己让出总线控制权，使微处理器所有具有三态的引脚处于高阻状态，并通知DMA控制器可以使用系统总线。随之，DMA控制器掌握系统总线控制权，进行外部设备与存储器之间的直接数据传送。当DMA控制器完成传送任务时，撤消发向HOLD引脚的总线请求信号，CPU重新获得对系统总线的控制权。

关于HOLD和HLDA的使用将在第7章DMA传输原理中进一步说明。图4.2中3片8282的数据输入端分别和8086的AD0～AD15、A16/S3～A19/S6、相连，输出为A0～A1920条地址线和控制线。3片8282的STB端与8086的地址锁存允许信号ALE相连。在不用DMA控制器的8086单处理器系统中，8282的引脚接地。8282锁存器输出的地址总线A0～A19称为系统地址总线。图4.5典型的8284A时钟电路的连接4.1.3最大方式下引脚定义和系统总线结构

当MN/引脚接地时，8086CPU工作于最大工作方式。

这里我们先简要说明什么是最大工作方式，它和最小工作方式有何差别。在上面讨论的8086最小方式系统中，8086CPU的引脚直接提供所有必需的总线控制信号，这种方式适合于单处理器组成的小系统。假如系统中有两个或多个同时执行指令的处理器，这样的系统就是本节开始所提到的多处理器系统。增加的处理器可以是8086处理器，也可以是数字数据处理器(通常称为协处理器)8087或I/O处理器8089。在设计多处理器系统时，除了解决对存储器和I/O设备的控制，中断管理，DMA传送时总线控制权外，还必须解决多处理器对系统总线的争用问题和处理器之间的通信问题。因为多个处理器通过公共系统总线共享存储器和I/O设备，所以必须增加相应的逻辑电路，以确保每次只有一个处理器占用系统总线。为了使一个处理器能够把任务分配给另一个处理器或者从另一个处理器取回执行结果，必须提供一种明确的方法来解决两个处理器之间的通信。多处理器系统可以有效地提高整个系统的性能。8086的最大工作方式就是专门为实现多处理器系统而设计的。IBMPC/XT系统中的8086工作于最大工作方式，系统中配置了一个作为协处理器的数字数据处理器8087，以提高系统数据处理的能力。为了满足多处理器系统的需要，又不增加引脚个数，在最大方式下的8086采用了对控制引脚译码方法形成更多控制信号。高档微处理器也都采用了这种设计思想，把少数引脚组合经过译码，形成多种控制信号。CPU的8个控制引脚各自有独立的意义，经过分组译码后形成具体控制信号。CPU的8个控制引脚24～31(见图4.1)经过分组译码后功能定义如下：

(1) QS1、QS0(输出)：指令队列状态输出线。它们用来提供8086内部指令队列的状态。8086内部在执行当前指令的同时，从存储器预先取出后面要执行的指令，并将其放在指令队列中。QS1和QS0便提供指令队列的状态信息，以便提供外部逻辑跟踪8086内部指令序列。QS1和QS0表示的状态情况如表4.5所示。表4.5指令队列状态位的编码图4.68086最大方式系统的系统总线结构图4.7Intel8288结构框图 4.28086系统总线时序

微处理器的任何操作，无论是内部执行指令的操作还是在系统总线上的操作，都必须在时钟信号CLK控制下，按节拍进行。8086比较简单，内部操作和总线操作都用同一时钟信号，而奔腾等高档微机系统各部分操作于不同的时钟频率，甚至有复杂的时钟信号系统提供时钟信号。8086的时钟频率为5MHz，故时钟周期为200ns。CPU每执行一条指令，至少要通过总线对存储器访问一次(取指令)。8086CPU通过总线对外部(存储器或I/O接口)进行一次访问所需的时间称为一个总线周期。总线周期有存储器的读、写总线周期，I/O端口的读、写总线周期，中断响应周期和总线控制权请求响应周期。一个总线周期至少包括4个时钟周期，即T1、T2、T3和T4；处在这些基本时钟周期中的总线状态称为T状态。读写总线周期的4个T状态，无论对于存储器还是I/O端口，都有许多共性操作。例如：

在T1状态，由于8086CPU采用分时复用的地址/数据总线，所以，在这个T状态总线接口单元BIU把要访问的存储单元或I/O端口的地址输出到地址总线上。

在T2、T3状态，无论是读周期还是写周期，都是向数据总线上提供数据的准备阶段。

在T4状态下，数据传输的目的端完成数据的接收操作。有两种特殊却常常发生的情况：一种情况是存储器或I/O设备的工作速度低，T2～T3状态的时间短，以至于不能让它们完成发出数据或接收数据的准备，向CPU发来的准备好(ready)信号为无效状态。为此，将在总线周期的T3和T4之间插入若干个附加时钟周期。这种附加周期称为等待周期TW。插有等待周期的总线周期多于4个时钟周期。另一种情况是CPU的执行单元EU在执行指令过程中不需要总线接口单元BIU进入总线周期操作。这样，在两个总线周期之间，可能出现一些没有BIU活动的时钟周期T1，处于这种时钟周期中的总线状态被称为空闲状态，或称空闲T1状态。图4.8给出了典型的总线周期序列。图4.8典型的总线周期序列图4.98086最小方式系统总线时序图(a)读总线周期；(b)写总线周期在读总线周期或写总线周期中，若所使用的存储器或外设的工作速度较慢，不能满足上述的基本时序的要求，则可利用READY信号产生电路产生READY信号并经8284同步后加到CPU的READY线上，使CPU在T3和T4之间插入一个或几个TW状态，来解决CPU与存储器或外设之间的时间协调。8086在T3状态的开始便测试READY线，若发现READY信号为有效高电平，则T3状态之后即进入T4状态；若发现READY信号为低电平，则在T3状态结束后，不进入T4状态，而插入一个TW状态。以后在每一个TW状态的开始，都测试READY线，只有发现它为有效高电平时，才在这个TW状态结束后进入T4状态。

2.中断响应周期

当外部中断源通过INTR引线向CPU发出中断请求信号后，如果标志寄存器的中断允许标志位IF=1(即CPU处于开中断)时，CPU才会响应外部中断请求。CPU在当前指令执行完以后，响应中断。

中断响应周期时序如图4.10所示。图4.10中断响应周期时序

3.总线请求和总线授予时序

图4.11给出了最小方式中的总线请求和总线授予时序。CPU在每个时钟脉冲的前沿测试HOLD引脚。如CPU在T4之前或T1期间收到一个HOLD信号，则CPU发HLDA信号。后续的总线周期将授予提出请求的主控设备，直到该主控设备撤消总线请求为止。总线请求信号HOLD变低是在下一个时钟脉冲的上升沿进行测试的，而HLDA信号则在该时钟脉冲后1～2个时钟脉冲的后沿下降为低电平。当HLDA为高电平时，CPU所有三态输出都进入高阻状态。已在指令队列中的指令将继续执行，直到指令需要使用总线为止。图4.11最小方式系统中的总线请求和总线授予时序图4.128086最大方式系统总线周期时序图(a)读总线周期；(b)写总线周期当CPU检测到主控设备发出的释放脉冲之后，经过两个时钟周期的延迟，才能重新获得总线的控制权。在CPU交出对总线的控制权时，所有三态引脚均进入高阻态。CPU将有效地与系统总线脱开。图4.13最大方式时总线请求和总线授予时序评价微机系统性能时，运行速度是重要的性能指标。微机的运行包括CPU的内部操作和总线操作，所有新型微机系统的研制开发，都会在CPU内部操作和总线操作进行创新，以获得速度指标的改善。高档微处理器的许多新技术支持内部操作与总线操作并行，而总线操作受存储器和外部设备运行速度低的限制，所以总线操作速度的快慢成为整个系统速度指标的决定因素。8086CPU组成的系统时钟频率为5MHz，以最大1.25百万次每秒的速率读或写数据。随着技术