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文档简介

图16显示120个真实用户设计中,Altera基准测试的面积减小结果。结果说明,一些设计所需的LUT数量减小了20%,超过40%的设计面积减小了5%以上。所有设计面积平均减小了4.2%。据估算,约有25%的LUT被用于实现复用器,而复用器重构仅能优化这25%,因此平均4.2%意味着复用器平均减少了17%。虽然复用器重构主要集中在减小面积上(例如,减少所需4-LUT的数量),但是对电路速率影响不大,电路平均速率仅降低1%。

7.

结论本文阐述了复用器重构算法,该算法能够将设计中实现复用器所需的4-LUT数量平均减少17%。复用器重构算法的关键在于优化复用器总线。既使附加了控制逻辑,新优化算法仍能够减小总线上每个比特位的面积。这是由于控制逻辑可以由总线共享,其面积代价可以抵消。压缩将2:1复用器三联转换为有效的4:1复用器。尽管可能需要附加LUT对4:1复用器控制线进行重新编码,这种代价可以通过采用复用器总线整体压缩方法来抵消。此外,通过构建最大的复用器树,可对大量的2:1复用器三联进行转换。本文还引入了能够提高压缩算法效率的均衡方法。均衡简单修改复用器结构,将压缩能够重新编码的三联数量最大化。本文描述了面向基于4-LUT的FPGA算法,例如AlteraStratixI和Cyclone器件。新的FPGA体系结构可使用不同大小的查找表(如StratixII体系结构能够采用4、5、6输入LUT)。可采用本文阐述的方法来进一步减小这些体系结构的面积。这正是当前研究的主题。

8.

参考文献[1]

AHighPerformance32-bitALUforProgrammableLogic.P.Metzgen.Proceedingsofthe2004ACM/SIGDA12thinternationalsymposiumonFieldProgrammableGateArrays.Pp61-70.2004.[2]

LogicOptimizationTechniquesforMultiplexers.J.StephensonandP.Metzgen.MentorUser2UserConference2004,\user2user[3]

TheStratixDeviceHandbook(vol1).AlteraCorporation,2004[4]

1076™IEEEStandardVHDLLanguageReferenceManual.IEEEComputerSociety.IEEEStd1076™-2002.[5]

IEEEStandardVerilog®HardwareDesc

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