《电工电子技术》课件第12章

第12章时序逻辑电路12.1基本RS触发器12.2双稳态触发器12.3时序逻辑电路的分析与设计12.4常用的时序逻辑功能器件小结习题

12.1基本RS触发器

基本RS触发器有两个输出端，两者的逻辑状态在正常条件下保持相反。基本RS触发器在正常条件下有两种稳定的输出状态：一种状态是Q=1，=0，称为置位状态或“1”态；另一种状态是Q=0，=1，称为复位状态或“0”态。基本RS触发器可以由两个与非门直接交叉耦合组成，也可以由或非门直接交叉耦合组成。由与非门组成的触发器如图12-1(a)所示，图(b)是它的图形符号。其中，和上的非线与输入端边框外侧的小圆圈都表示负脉冲触发或低电平有效。下面分四种情况讨论基本RS触发器的工作情况。图12-1基本RS触发器因此，可列出基本RS触发器的逻辑状态表，如表12-1所示。在使用时可直接应用，而无需再对逻辑电路进行分析。12.2双稳态触发器

12.2.1可控RS触发器

可控RS触发器是由基本RS触发器加控制和导引电路组成的，其电路如图12-2(a)所示，图(b)是它的图形符号。其中，

和称为直接置位端和直接复位端，一般用于电路开始工作时预先使触发器处于某一种给定状态。为了控制触发器开始工作时的初始状态，所有的可控触发器都有直接置位端和直接复位端。在工作过程中，一般都直接接到高电平上使其处于“1”态，而不影响电路其他部分的工作。图12-2可控RS触发器可控RS触发器属于高电平触发。当时钟脉冲信号C=0时，不论输入信号是否变化，G3、G4被封锁，触发器的输出状态保持不变。只有当时钟脉冲信号C=1时，R、S端的输入信号才可以通过导引电路使基本RS触发器的状态翻转，输出状态由输入端和电路原来的状态Qn共同决定。其逻辑状态表如表12-2所示。具体逻辑电路可由读者自己分析。对真值表列出逻辑表达式，化简后可得可控RS触发器的特征方程为

由于可控RS触发器属于电平触发，因此在整个C=1时间段内，如果输入信号发生多次变化，则输出状态也会相应发生多次变化，这种现象称为触发器的“空翻”。图12-3所示是可控RS触发器所对应的工作波形图。图12-3可控RS触发器的工作波形由于可控RS触发器存在空翻，所以只能用于数据锁存，而不能直接用作计数器和存储器等。如果要用作计数器，需要再次从输出端引入反馈，其电路如图12-4所示，工作原理可由读者自行分析。当然，一个触发器只能计两个脉冲，如果需要计数，则需要多个可控RS触发器。n个触发器可以构成最大计数值为2n的计数器。图12-4计数式可控RS触发器12.2.2

JK触发器

JK触发器由两个同步RS触发器加上控制电路组成，其逻辑电路如图12-5所示。图中，两个同步RS触发器分别称做主触发器和从触发器。图12-6是下降沿触发的JK触发器的图形符号。图中，框内的“>”表示动态输入，表明触发器是边沿触发；时钟脉冲输入端的小圆圈表示下降沿触发；

是直接置位端和直接复位端，其作用和可控RS触发器的相同，用于预置信号。图12-5

JK解发器的逻辑电路图12-6

JK触发器的图形符号

JK触发器的逻辑状态表如表12-3所示。JK触发器的输出状态由从触发器的输出决定。由表可见，当时钟脉冲的下降沿到来时，如果J=K=0，则不论原来的状态如何，其输出保持原来的状态不变，即Qn+1=Qn；如果J=K=1，则不论原来的状态如何，触发器都将翻转，即Qn+1=Qn；如果J≠K，则Qn+1=J，即不论原来的状态如何，若J=0，K=1,则Qn+1=0，若J=1，K=0，则Qn+1=1。

根据逻辑状态表可得特征方程为

【例12-1】设下降沿触发的JK触发器的时钟脉冲和J、K信号波形如图12-7所示，画出输出端Q的波形(设触发器的初始状态为0)。

解首先描出时钟脉冲下降沿所对应的点，然后根据JK触发器的逻辑状态表分别得到输出状态并画出输出波形，如图12-7中的Q波形所示。图12-7例12-1图12.2.3

D触发器

D触发器只有一个信号输入端，用D表示。目前国内使用较多的主要是维持-阻塞型触发器，如74系列的74HC74双D触发器等。图12-8所示为上升沿触发的D触发器的图形符号。其逻辑状态表如表12-4所示。在时钟脉冲信号的作用下，不论原来为什么状态，都有Qn+1=D，即不论原来是何状态，当时钟脉冲信号到来时，若D=0，则Qn+1=0，若D=1，则Qn+1=1。其特征方程为

Qn+1=D图12-8

D触发器的图形符号12.2.4

T触发器

和D触发器一样，T触发器只有一个信号输入端。图12-9(a)所示为上升沿触发的T触发器的图形符号，其逻辑功能如图(b)所示。由逻辑状态表可见，在时钟脉冲的作用下，当T=0时，Qn+1=Qn，当T=1时，Qn+1=Qn，即T触发器具有保持和翻转的功能。其特征方程可以表述为图12-9

T触发器12.2.5各触发器之间的转换

在计数器中经常要用到T触发器，而集成触发器产品中并没有这种类型的电路。因此需要由其他电路来转换。

【例12-2】试把JK触发器分别转换为D触发器和T触发器。

解根据JK触发器的特点，可分别作出其转化图如图

12-10和图12-11所示。图12-10例12-2图一图12-11例12-2图二

【例12-3】试由D触发器转换为T触发器。

解根据D触发器和T触发器的特点，可得到其转化电路如图12-12所示。图12-12例12-3图

12.3时序逻辑电路的分析与设计

12.3.1时序逻辑电路的分析

【例12-4】电路如图12-13所示，该电路由时钟脉冲C端输入信号，由Q1、Q2、Q3和Y端输出信号，试分析该逻辑电路的功能(设电路的初始状态为000)。

图12-13例12-4图

解根据JK触发器的特点，结合电路按照时钟脉冲画出其逻辑状态表，如表12-5所示。首先以000为现态计算出第一个时钟脉冲信号到来后的输出状态，填入逻辑状态表并把其作为第二个时钟脉冲到来时的现态计算第二个时钟脉冲信号到来后的输出状态，依次类推，计算出所有可能的输出状态直至状态表出现重复，则可得总的逻辑状态表。12.3.2时序逻辑电路的设计

时序逻辑电路的设计是根据给定的具体逻辑问题，求出实现这一逻辑功能的电路的过程。所得到的设计结果一般应力求简单，使用的门电路与集成芯片的数目和种类都应最少，互相之间的连线也应最少。时序逻辑电路的设计首先要根据给定的命题分清输入、输出变量，并由此确定电路所包含的状态，然后作出输出随时钟脉冲变化的逻辑状态表，根据逻辑状态表作出状态图并化简，然后根据逻辑状态图进行编码并选择触发器的类型和个数。

12.4常用的时序逻辑功能器件

12.4.1计数器

1．二进制加法计数器

由于二进制只有0和1两个数码，可以用触发器的“1”和“0”两个状态来分别表示，因此可以用四个双稳态触发器来实现四位二进制计数器。图12-14和表12-6分别是其对应的工作波形图和逻辑状态表。图12-14

4位二进制加法计数器的工作波形图

4位二进制计数器的逻辑功能可以通过不同的逻辑电路来实现。以下介绍两种由JK触发器构成的计数器。图12-15称为异步计数器，其所有的输入端全部置“1”，计数脉冲只加到最低位的C端。由于计数脉冲只加到最低位触发器，其他触发器的触发脉冲则由低位触发器输出的进位脉冲来提供，因此各触发器状态的变化有先有后，是异步的，所以称为“异步”计数器。图12-15

4位异步二进制加法计数器的逻辑图图12-16称为同步计数器。图中，触发脉冲同时加到各触发器的C端，输出状态由计数脉冲和输入端共同决定，故所有触发器的状态变换和计数脉冲同步，这样的触发器被称为“同步”触发器。同步触发器的计数速度比异步触发器快。图12-16

4位同步二进制加法计数器的逻辑图通过对图12-16的分析，可以得到和图12-15完全相同的波形图。两者具有相同的功能。二进制加法计数器不仅可以由JK触发器获得，还可以由其他类型的触发器得到。图12-17是由D触发器构成的二进制加法计数器，读者可仿照分析JK触发器构成的二进制计数器的方法自行分析。其结果和前述两个电路也完全相同。

图12-17由D触发器构成的二进制计数器

2．十进制计数器

二进制计数器结构简单，但是读数时需要首先转换成十进制，比较麻烦，故一般都直接采用十进制计数器。十进制计数器是在四位二进制计数器的基础上得到的，每一位十进制数码用四位二进制计数器代表，所以十进制计数器一般也称为二-十进制计数器。与二进制计数器不同的是，当计到第九个脉冲后再来一个脉冲时计数器清零，每十个脉冲循环一次。图12-18所示是十进制加法计数器的工作波形图。表12-7所示是8421码十进制加法计数器的逻辑状态表。图12-18十进制加法计数器的工作波形图由十进制加法计数器的工作波形图和逻辑状态表可见，只需对4位二进制加法计数器稍微加以改接，就可以得到十进制计数器。图12-19是74LS290型计数器的外引线排列图。其中，R0(1)、R0(2)为清零输入端，S9(1)、S9(2)为置九输入端。这四个控制端的逻辑功能如表12-8所示。图12-19

74LS290的外引线排列图把74LS290计数器适当改接，利用其清零端进行反馈，可得到1~9任意进制的计数器。图12-20(a)、(b)所示分别为六进制计数器和九进制计数器。图12-20十进制电路的扩展二十四进制计数器需要用两片74LS290级联构成。两片74LS290连成一百进制的形式，在第24个计数脉冲到来后，计数器的输出状态为00100100。此时利用反馈使其直接清零，直接返回到00000000状态。二十四进制计数器电路如图12-21所示。图12-21二十四进制计数器12.4.2寄存器

1．数码寄存器

图12-22所示是4位数码寄存器。其中，FF0~FF3为基本RS触发器。在寄存指令发出以前，四个与非门的输出全部为“1”，触发器保持原来的“0”态不变；当寄存指令发出以后，数码写入触发器中。若要取出数码，则只需给触发器发取出指令即可。取出指令发出前，四个输出端Q3、Q2、Q1、Q0的状态全部为0。数码寄存器也可由其他触发器构成。图12-23是由D触发器构成的数码寄存器。图12-22四位数码寄存器图12-23由D触发器构成的数码寄存器

2．移位寄存器

图12-24是由JK触发器组成的4位移位寄存器。图12-24由JK触发器组成的4位移位寄存器

3．集成移位寄存器74LS194

74LS194是一种典型的中规模集成移位寄存器，它由4个RS触发器及其输入控制电路组成。其中，D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；SL为左移串行输入端；SR为右移串行输入端；Cr为直接清零端；C为同步时钟脉冲输入端；M0、M1为工作方式选择端。图12-25是其逻辑符号，表12-9是其逻辑功能表。图12-25

74LS194的逻辑符号当用到多位寄存器时，可以利用现有的寄存器进行扩展，如需要8位双向寄存器，则可利用两片74LS194级联，其电路如图12-26所示。图12-26

8位双向移位寄存器12.4.3集成555定时器

1．555定时器的构成及各引脚功能

555定时器内部结构的原理图如图12-27(a)所示。它由两个电压比较器、一个放电三极管、一个由与非门构成的基本RS触发器以及一个由三个5kΩ的电阻组成的分压器组成。

电压比较器C1的参考电压为UCC，加在同相输入端；C2的参考电压为UCC，加在反相输入端。两者均可由分压器上取得。555定时器封装为8引脚的双列直插芯片，其外引线排列如12-27(b)所示。图12-27

555定时器

2．555定时器构成的单稳态触发器及其应用

图12-28(a)所示为555定时器构成的单稳态触发器。在没有外接信号时，输出电压只能稳定在“0”态；当外加触发信号后，触发器发生翻转，但是翻转后的触发器不能稳定在“1”态。触发器翻转为“1”态后，电源通过电阻向电容充电，当UC上

升到UCC时，触发器复位，输出变为“0”态，放电三极管

导通，电容放电，电路重新稳定在“0”态。其工作过程如图

12-28(b)所示。图12-28

555定时器构成的单稳态触发器在实际信号测量控制中，由传感器得到的信号往往受到较大的干扰，波形不规则，通常不一定能满足后级电路的要求，故需要对信号进行整形。在图12-28中，如果输入信号如图12-29所示，是不规则的脉冲信号，则经过整形后可得到一个规则的波形。图12-29波形整形

3．555定时器构成的多谐振荡器及其应用

多谐振荡器也称为无稳态触发器，其输出交替为高、低电平，没有稳定的工作状态。由555定时器构成的多谐振荡器如图12-30所示。当电源接通时，电容器不断重复充电和放电的过程，在输出端就得到如图12-31所示的矩形脉冲。图12-30

555构成的多谐振荡器图12-31多谐振荡器的输出波形

小结

一、基本要求

1.熟练掌握各触发器的功能。

2.了解不同触发方式的区别。

3.掌握计数器的特点和应用。

4.掌握寄存器的特点和功能。

5.了解555芯片的应用电路。

二、内容提要

1.触发器是具有记忆功能的基本逻辑单元，常用来保存二进制信息和组成计数器等时序逻辑电路。描述触发器逻辑功能的方法主要有逻辑状态表、特征方程、状态转换图和时序图等。

2.根据逻辑功能的不同，可以把触发器分为同步RS触发器、JK触发器、D触发器和T触发器等。由于同步RS触发器存在空翻现象，因此不能直接用于计数器和移位寄存器等。JK触发器、D触发器和T触发器等触发器输出状态的改变只发生在时钟脉冲的上升沿或下降沿，而在其他时刻均不会发生改变，故具有很强的抗干扰能力。

3.时序逻辑电路是由触发器组成的，其输出不仅和输入有关，还与电路原来的状态有关。电路的状态由触发器的记忆功能表现出来。时序逻辑电路的分析方法是：首先根据电路求出特征方程和逻辑状态表，然后根据逻辑状态表分析逻辑电路的功能。时序逻辑电路的设计步骤是：首先根据要求确定逻辑变量，根据题设条件作出逻辑状态表，然后写出特征方程并画出状态图。

4.计数器是一种应用非常广泛的基本逻辑部件，可以用来快速记录输入时钟脉冲的个数，亦可用于分频、定时、产生节拍脉冲等。计数器按进制可以分为二进制计数器、十进制计数器和任意进制计数器。通过控制端可改变计数器的进制。当需要扩大计数器的计数容量时，还可以通过多片计数器进行级联。

5.寄存器主要用于存放数码。寄存器分为数码寄存器和移位寄存器，其主要区别在于是否具有移位功能。寄存器可实现数据的处理和数值的运算。

6.555定时器是一种多用途的集成电路，只