《电路与电子技术》课件第9章

P9M1LED数码显示电路的测试

P9M2编码显示电路逻辑功能的测试P9M38D锁存器逻辑功能的测试P9M4八人抢答器的设计与制作思考与练习在智力竞赛中，经常用到抢答器。当主持人读完题后开始抢答，答题人快速按动按钮，主持人根据显示的数字确定哪一位优先回答，答完题后，开始下一个问题的抢答。本项目通过八人抢答器的设计和制作，学习常用中规模集成电路的逻辑功能和使用方法，如变量译码器、显示译码器和优先编码器等；学习用中规模集成电路设计具有一定功能的数字电路的方法；了解一个简单电子产品的设计过程。项目任务书MNL1数码管显示器件的类型及使用方法

在数字系统中，常常需要将数字、字母、符号等直观地显示出来，供人们读取或监视系统的工作情况。能够显示数字、字母或符号的器件称为数字显示器。

常用的数字显示器有多种类型，按发光的材料不同可分为荧光管显示器、半导体发光二极管显示器(LED)、液晶显示器(LCD)等；按显示方式可分为字型重叠式、点阵式、分段式等。目前常用的数字显示器有LED数码显示器和LCD液晶显示器。P9M1LED数码显示电路的测试液晶显示器是一种能显示数字和图文的新型显示器件，具有较广泛的应用前景。它具有体积小、耗电省、显示内容广等特点，但其显示机理较为复杂。

发光二极管显示器(常称LED数码管)因其工作原理简单、使用方便而得到普遍应用。LED数码管是由LED组成的，较普通二极管相比，LED具有更高的导通电压(一般在2V左右)，LED点亮电流一般在10~20mA。下面看一看由发光二极管构成的七段数字显示器的工作原理。七段数字显示器就是将七个发光二极管(加小数点为八个)按一定的方式排列起来，七段a、b、c、d、e、f、g(小数点dp)各对应一个发光二极管，利用不同发光段的组合，显示不同的阿拉伯数字。

按内部连接方式不同，七段数字显示器分为共阴极和共阳极两种，如图9-1-1所示。

LC5011是共阴极LED数码管，其管脚图和逻辑符号见图9-1-2。在使用中考虑到限流，一般在公共端和地之间接一个100Ω的电阻。图9-1-1半导体数字显示器的内部接法图9-1-2LC5011的管脚图和逻辑符号MNL2显示译码器的功能和使用方法

在数字电路中，数字量都是以一定的代码形式出现的，所以这些数字量要先经过译码，才能送到数字显示器去显示。这种能把数字量翻译成数字显示器所能识别的信号的译码器称为数字显示译码器。典型的中规模集成显示译码器有74LS247、74LS248、CD4511等。图9-1-3为CD4511的管脚图和逻辑符号。图9-1-3ＣＤ4511的管脚图和逻辑符号测试工作任务书显示译码器的功能和使用方法(续)

从以上测试可以看出，LC5011是共阴极LED数码管，它必须和高电平有效的显示译码器相连接才能正常工作。使用时，在共阴极和地之间串接100Ω的限流电阻。

显示译码器的作用是将输入的二进制码转换为能控制发光二极管(LED)显示器、液晶(LCD)显示器及荧光数码管等显示器件的信号，以实现数字及符号的显示。由于LED的点亮电流较大，LED显示译码器通常需要具有一定的电流驱动能力，因此LED显示译码器又称为显示译码驱动器。

常见的LED显示译码器分为两类，分别是4000系列CMOS数字电路(如CD4511)和74系列TTL数字电路(如74LS247,

74LS248)。其中4000系列的工作电压范围较宽，可在3~18V之间选择；74系列的工作电压为5±0.5V，工作电压范围较小。

CD4511是输出高电平有效的CMOS译码显示驱动器，它可提供4位数据锁存、8421BCD码到7段显示控制码译码及输出驱动等功能。各管脚功能说明如下：

(LampTest)：试灯极，低电平有效，当其为低电平时，与CD4511相连的显示器的所有笔画全部亮，如不亮，则表示该笔画可能有故障。

(Blanking)：灭灯极，低电平有效，当其为低电平时，所有笔画熄灭。

LE(LatchEnable)：锁存极，当其为低电平时，CD4511的输出与输入的信号有关。当其为高电平时，CD4511的输出仅与该端为高电平前的状态有关，并且无论输入信号如何变化，输出保持不变。

D、C、B、A为8421BCD码输入端，其中D输入端对应数码的最高位，A输入端对应数码的最低位。

a~g为输出端。

表9-1-2为CD4511的功能真值表。表9-1-2CD4511的功能真值表MNL3变量译码器

通过测试，大家了解了显示译码器CD4511，它用于将输入的8421BCD码“翻译”成数字显示器所能识别的信号。在数字电路设计中，通常还用到另一种译码器，称为变量译码器。变量译码器用于将输入的二进制码“翻译”成与之对应的输出端为有效高(或低)电平。变量译码器是一种将较少的输入变为较多输出的组合逻辑器件。使用较多的有2n译码器和8421BCD译码器两类。

1．2n译码器

2)什么是2n译码器

2n译码器的输入为二进制码，若输入有n位，数码组合有2n，则可译出2n个输出。图9-1-5是2n译码器的模型框图，输入为n个变量，输出有2n个最小项与之对应，所以变量译码器又称为最小项发生器。常用的2n译码器有2-4线、3-8线、4-16线译码器等。

图9-1-5

2n译码器模型测试工作任务书

2)2n译码器的电路构成

根据表9-1-3写出输出变量的逻辑表达式：Y0=，Y1=

B，Y2=A，Y3=AB。根据上述逻辑表达式，画出逻辑电路图如图9-1-6(a)所示。

从图9-1-6和真值表9-1-3可以看出：若将输入二进制数对应于十进制数i，则第i个输出上为高电平，其余为低电平。这样的译码器被称为输出高电平有效的变量译码器，逻辑符号见图9-1-6(b)。将图9-1-6中的与门G0~G3改成与非门，则此译码器就是输出低电平有效的译码器，见图9-1-7(a)，逻辑符号见图9-1-7(b)。图9-1-6输出高电平有效的2-4线译码器图9-1-7输出低电平有效的2-4线译码器图9-1-8是具有使能端的译码器。当E为低电平时，输出的与门被封锁，则输出全为低电平；当E为高电平时，输出与门打开，具有了译码功能。通常把这样的电路称为使能端高电平有效的译码器；反之，称为使能端低电平有效的译码器。图9-1-8使能端高电平有效译码器

3)译码器的功能扩展

利用译码器的使能端可以方便地扩展译码器的容量。表9-1-5是具有高电平有效使能端的2-4线译码器的真值表，可以利用它的使能端，扩展其为3-8线译码器或4-16线译码器。下面以扩展其为3-8线译码器为例加以说明。

在图9-1-9中，当C=0时，译码器Ⅰ工作，正常译码输出；译码器Ⅱ不工作，输出Y4~Y7全为0。当C=1时，译码器Ⅰ不工作，输出Y0~Y3全为低电平，译码器Ⅱ正常工作。表9-1-6列出了扩展后的3-8线译码器的功能真值表。表9-1-52-4线译码器真值表图9-1-92-4线译码器扩展为3-8线译码器表9-1-6译码器扩展功能真值表

4)译码器实现组合逻辑函数的功能

我们知道，对于任何一个组合逻辑函数都可以写成最小项表达式形式，而译码器的输出对应于输入的所有最小项。因此，可以用译码器实现组合逻辑函数功能。

例9-1

用译码器实现F(A，B，C)=∑m(0，4，7)。

解本例中函数输入有三个变量，所以选用3-8线译码器，可以用输出为高电平有效的译码器实现，也可以用输出为低电平有效的译码器实现。

(ａ)若用输出高电平有效的3-8线译码器，则逻辑表达式可作如下变换：

F(A，B，C)=∑m(0，4，7)=m0+m4+m7

根据上式画出电路图如图9-1-10(a)所示，用3-8线译码器和或门电路实现。

(ｂ)若用输出低电平有效的3-8线译码器，则逻辑表达式可作如下变换：

F(A，B，C)=∑m(0，4，7)=

＝

根据上式画出电路图如图9-1-10(b)所示，用3-8线译码器和与非门电路实现。图9-1-10用译码器实现组合逻辑函数功能

5)集成2n译码器74LS139

集成2n译码器74LS139片内集成了两个2-4线译码器，它们分别有独自的使能端，其使能端为低电平有效。表9-1-7是74LS139的功能真值表。图9-1-11为74LS139的逻辑符号和管脚图。图9-1-1174LS139的逻辑符号及管脚图表9-1-774LS139的功能真值表

6)集成2n译码器74LS138

74LS138是用TTL与非门组成的3位二进制变量译码器，其管脚图和逻辑符号见图9-1-12。74LS138有三个附加的使能端STA、和。当STA=1且+

=0时，译码器处于工作状态;否则，译码器被禁止，所有的输出端被封锁在高电平。表9-1-8是74LS138的功能真值表。

A2、A1和A0称为地址输入端，其中，A2为最高位，A0为最低位。图9-1-1274LS138的管脚排列及逻辑符号表9-1-874LS138的功能真值表

2.二—十进制译码器

除了以上介绍的显示译码器、二进制变量译码器之外，二—十进制译码器(8421BCD译码器)也是一种较为常见的变量译码器。它的逻辑功能是将输入的4位8421BCD码的10个代码译成10个高、低电平输出信号。由于二—十进制译码器有4根输入线、10根输出线，因此又称为4-10线译码器。例如，74LS42是一个输出低电平有效的4-10线译码器，其功能真值表见表9-1-9。由功能真值表可知，对于8421BCD码以外的伪码(即1010~1111这6个代码)，~上均无低电平信号，即译码器拒绝“翻译”。表9-1-974LS42的逻辑功能真值表测试工作任务书测试工作任务书P9M2编码显示电路逻辑功能的测试测试工作任务书MNL1编码器

在数字设备中，数据和信息是用“0”和“1”组成的二进制代码来表示的，将若干个“0”和“1”按一定规律编排在一起，组成不同的代码，并且赋予每个代码以固定的含义，这就叫编码。因此，编码器的逻辑功能就是把多输入端中某输入端上得到有效电平时的状态编成一个对应的二进制代码，其功能与译码器相反。通常使用的编码器分为2n-n的二进制编码器(如74LS148)和10线到8421BCD码的二—十进制编码器(如74LS147)两大类。

1.普通编码器

普通编码器约定在多个输入端中每个时刻仅有1个输入端有效，否则输出将发生混乱。某一普通编码器电路有8个输入端，且输入为高电平有效，每个时刻仅有1个输入端为高电平，可见输入共有8种组合。可以用3位二进制数来分别表示输入端的8种情况，也就是将每一种输入情况编成一个与之对应的3位二进制数，这就是3位二进制编码器。图9-2-2(a)为普通3位二进制编码器的框图。图9-2-2普通3位二进制编码器表9-2-2普通3位二进制编码器的功能真值表由真值表可写出输出与输入的函数表达式：

Y2=I4+I5+I6+I7

Y1=I2+I3+I6+I7

Y0=I1+I3+I5+I7

根据表达式可得出用门电路构成的普通3位二进制编码器电路，如图9-2-2(b)所示。

2.优先编码器

在优先编码器电路中，将所有输入端按优先顺序排好队，允许同时在两个以上输入端上得到有效信号，此时仅对优先权最高的输入进行编码，而对优先级低的输入不予编码。值得提出的是，从MNC9-5优先编码器74LS148的测试中可以得出，编码原则如下：

(1)对低电平有效的输入编码。

(2)对优先级高的输入编码。

(3)输出编码是反码形式。

例如：对于输入编码，其原码形式为111，但74LS148是以反码形式输出的，实际编码结果为000。

74LS148是8-3线译码器，其功能真值表见表9-2-3。表9-2-3优先编码器74LS148的功能真值表

从真值表中我们知道：

为输入使能端，当=1时，输出全为高电平;当=0时，编码器工作。

为选通输出端，，即当所有的输入皆为高电平(无编码输入)且ST=1(

=0)时，选通输出端才会为0。因此，的低电平输入信号表明“编码器工作，但无编码输入”。

为扩展输出端，即当任何一个输入端有编码输入且ST=1(

=0)时，就会为0。因此，的低电平输入信号表明“编码器正常工作，且有编码输入”。测试工作任务书MNL18D锁存器74LS373

数字电路分为组合逻辑电路和时序逻辑电路。组合逻辑电路的特点是：电路的输出状态只与当前的输入有关，而与电路前一时刻的状态无关。时序逻辑电路的特点是：电路的状态不仅与当前的输入状态有关，而且还与电路前一时刻的状态有关，即电路具有记忆的功能。P9M38D锁存器逻辑功能的测试之前，我们学习了组合逻辑电路，如半加器、全加器、译码器、编码器等。而8D触发器74LS373是时序电路中较常用的器件，它有记忆的功能，当输出控制端、使能端EN同时接低电平时，8D锁存器的输出状态保持不变，即将前一时刻的电路状态记忆了;当输出控制端接低电平而使能端EN同时接高电平时，锁存器的输出状态随着输入状态的变化而变化;当输出控制端接高电平时，输出呈现高阻状态，与EN及输入的状态无关。测试工作任务书MNL1八人抢答器的设计

1.设计要求

本模块设计八人抢答器的电路。具体应满足以下技术要求：

(1)8路开关输入。

(2)稳定显示与输入开关编号相对应的数字1~8。

(3)输出具有唯一性和时序第一的特征。

(4)一轮抢答完成后，通过解锁电路进行解锁，准备进入下一轮抢答。

2.画出框图

根据设计指标要求，画出八人抢答器的框图，如图9-4-1所示。P9M4八人抢答器的设计与制作图9-4-1抢答题的组成框图从图9-4-1可知，八人抢答器主要由开关阵列电路、触发锁存电路、解锁电路、编码电路和显示电路等几部分组成。各部分的功能说明如下：

(1)开关阵列电路：该电路由多路开关所组成，每一名竞赛者与一组开关相对应。开关应为常开状态，当按下开关时，开关闭合；当松开开关时，开关自动断开。

(2)触发锁存电路：当某一组开关首先被按下时，触发锁存电路被触发，在对应的输出端上产生开关电平信息，同时为防止其他开关随后触发而造成输出紊乱，最先产生的输出电平反馈到使能端上，将触发电路封锁。

(3)解锁电路：一轮抢答完成后，应将触发器使能端强迫置1或置0(根据芯片具体情况而定)，解除触发锁存电路的封锁，使锁存器重新处于等待接收状态，以便进行下一轮的抢答。

(4)编码电路：将触发锁存电路输出端上产生的开关电平信息转换为相应的8421BCD码。

(5)显示电路：将编码电路输出的8421BCD码经显示译码驱动器转换为数码管所需的逻辑状态，驱动LED数码管显示相应的十进制数码。

3.选择电路

每个部分的功能确定了之后，就要选择具体的电路来实现。

1)开关阵列电路的设计

开关阵列电路图如图9-4-2所示。

图中，J1～J8是八个开关，由八人控制，平时无人按下时，开关是常开状态，此时I01～I08上的电平是高电平。当有一人按下按键时，此端的一路输入即为低电平。R1～R8为10kΩ的上拉电阻。图9-4-2开关阵列电路图

2)触发锁存与解锁电路的设计

图9-4-3所示为8路触发锁存电路。图中，74LS373为8D锁存器，74LS30为8输入与非门，74LS04为六反相器。开关阵列电路连接在锁存器D0~D7输入端，当所有开关均未按下时，锁存器输出全为高电平，1Q~8Q的输出经8输入与非门和非门后的反馈信号为高电平，作用于锁存器使能端，使锁存器处于等待接收触发输入的状态；当任一开关按下时，输出信号1Q~8Q中相应一路为低电平，则反馈信号变为低电平，作用于锁存器使能端，此时锁存器的输出不随输入的变化而变化，输出状态保持不变，即数据被锁存。图9-4-3触发锁存电路图9-4-4为触发锁存与解锁电路。

J9为解锁开关，R9为510Ω电阻，U4A为或门，它们共同构成了解锁电路。当J9按下时，或门的一个输入端为高电平，或门的输出为高电平，使得8D锁存器的使能端为高电平，锁存器处于接收输入数据状态。当无人抢答时，锁存器输入为高电平，输出接收输入数据也为高电平，经与非门和非门后输出仍为高电平，保证了或门的另一个输入端为高电平，使得或门输出为高电平，锁存器处于解锁状态。图9-4-4触发锁