模拟集成电路设计 魏廷存 第8-10章习题（含答案）

第8章习题8.1求图8.27所示电路的等效输入噪声电压。可忽略CMOS的二级效应（即假定）。（a）（b）图8.27解：（a），（b）8.2假定，分别求图8.28（a）和（b）电路的等效输入噪声电压，对于图8.28（a），假设。(a)(b)图8.28解：1．2.8.3假定，求图8.29中套筒式共源共栅运算放大器的等效输入噪声电压。图8.29解：从共源共栅结构放大器等效输入噪声分析可知，不考虑沟道长度调制效应情况下，共源共栅器件的噪声可以忽略。所以，上图中M3-M6的噪声不用考虑，我们只用计算M1-M2、M7-M8噪声即可。8.4图8.30所示为两级差动运算放大器。假设所有管子均工作在饱和区，而且，，，。如果工作温度为30℃，，热噪声系数=2/3。试计算该放大器的等效输入热噪声电压。图8.30解：首先计算第一级的小信号增益以M5的栅极为参考的M5和M7的噪声等于当参考主要输入时，该值除以，得M1和M3产生的输入参考噪声为因此，总的输入参考噪声等于上式中的因子2是由于电路中奇数晶体管和偶数晶体管产生的噪声都要计算，该值对应的输入噪声电压是。8.5对于图8.31所示电路，计算频带（fL,fH）内的总输出热噪声和1f噪声。假定λ≠0，忽略MOS管的寄生图8.31解：8.6在图8.32所示的共源放大器中，假定，热噪声系数γ=2/3。如果M2对等效输入热噪声电压（不是电压的平方）的贡献是M1的1/5，则放大器的最大输出电压摆幅是多少？图8.328.7对于图8.33所示共源放大器，假定忽略沟道长度调制效应。（1）计算等效输入热噪声电压；（2）对于给定的偏置电流和输出电压摆幅，为了使等效输入热噪声电压最小，R的值应为多少？图8.33根据第一问结果，R越大越好。注：理想电流源与电阻并联是一个典型的实际电流源，可以转换为成一个实际电压源，其电压源的电压等于电流源电流乘以所并联的电阻，原并联的电阻改为串联，成为电压源的内阻。8.8对于图8.34所示共栅放大器，不考虑M0产生的噪声（即噪声被C0短路到地），为了使等效输入热噪声电压为，试确定管子M1的宽长比（W1/L1）以及Vb和RD的值。这里假定：VDD=3V，温度T=30℃，热噪声系数γ=2/3，M1和M2的宽长比相同，，ID1=ID2=1mA。图8.349.1图9.40为由4级放大器构成的环形振荡器，假定每级的增益均相同、且可表示为A(s)=-A0/(1+s/ω0)。为了使电路发生振荡，每级放大器所需的最小电压增益A0是多少？每级放大器的信号相移是多少？图9.40解：4级放大器的总增益为：为了能让电路振荡，每级提供的频率相移必须满足：此时的频率由从而可以得出最小电压增益为也就是说,，每级的相移45°9.2考虑图9.41所示的锁相环，一个外部电压Vex（a）如果环路锁定、且Vex=V1，求（b）假设Vex在t=t1时刻从V1阶跃跳变到图9.41解：（a）如果环路锁定，则有：则且（b）当Vex从V1阶跃到压控振荡器的频率变为：由于VLPF不能立即变化，所以鉴相器开始输出渐宽的脉冲，VLPF电压升高，输出频率ωout9.3对于图9.42所示的鉴频鉴相器电路，试确定QB窄复位信号的脉冲宽度。忽略扇入扇出影响，假定与非门、或非门和反相器的延时分别为tnand、tnor和tinv。鉴频鉴相器的结构波形图（c）鉴频鉴相器的一种电路实现方式图9.42解：如果电路的初始状态是A=1，QA=1，QB=0，B的上升使得QB上升为高，QB的变化依次传递给了Reset、E和F，C和D，最后到QA和QB。因此，QB的窄脉冲宽度约为。9.4图9.43为振荡器的某一级，假定，MOS管工作于深度线性区，试确定最大允许的Vcont值。图9.43解：要使该振荡器正常工作，M3和M4必须位于深线性区，即如果M3、M4不位于深线性区乃至进入饱和区，那么每一级电路就需要共模反馈来产生在共模电平附近的输出摆幅。如果该环形振荡器每一级开关都完整切换，那么M3、M4的最大漏电流就等于ISS，为满足上述条件，则即可得：9.5在图9.44电路中，QA和QB的波形如图9.44（b）所示，且当QA（QB）为高电平时，开关S1（S2）接到“2”端，否则接到“1”端。如果I1=I2，QB的窄脉冲对输出电压Vout的影响是什么？画出Vout的波形。图9.44解：因为QA和QB有一段时间同时为高，所以电荷泵向电容传送的电流会受影响。I1=I2，在窄脉冲复位期间，流过S1的电流完全流过S2，没有电流对电容充电，所以Vout保持不变。第10章习题10.1若一个3-bitADC的积分非线性误差（INL）被限制在±1LSB以内，画出其可能的输入-输出特性曲线。这种情况下，可能的最大微分非线性误差（DNL）为多少？答案：当INL被限制在±1LSB以内时，其输入-输出特性曲线如下图所示，绿色加粗线即为ADC的实际特性曲线，最大DNL=±2LSB。10.2一个3-bitADC的输入-输出特性曲线如图10.76所示。1）求该ADC的±INL和±DNL；2）该ADC是否单调？图10.76答案：微分非线性（DNL）是在垂直跨度上测量的相邻电平的差的度量，积分非线性（INL）是实际的有限精度特性和理想的有限精度特性在垂直方向上的最大差值。（1）该ADC的静态特性为：+INL=2LSB、-INL=-1LSB、+DNL=+1LSB、-DNL=-2LSB（2）该ADC不单调。10.3图10.77中显示了N-bit并行式ADC中的两个比较器，比较器1和比较器2的失调电压分别记为VOS1和VOS2。图中还给出了ADC的部分理想转换函数。（1）比较器失调何时会引起误码？用VOS1、VOS2、N和VREF来表示这个条件；（2）假设所有失调完全相同，用VOS1(=VOS2)、N和VREF来表示INL的值；（3）用VOS1、VOS2、N和VREF来表示DNL。图10.77答案：（1）当Vin(2)>VR2-VOS2时，比较器2由0变为1；当Vin(1)>VR1-VOS1时，比较器1由0变为1。如果Vin(2)<Vin(1)，那么将出现误码，因此，由VR2-VOS2<VR1-VOS1可得，VR2-VR1<VOS2-VOS1但是，由VR2-VR1=VREF2（2）如果所有失调都相等并且等于VOS，可以写出对于每个VRi最坏偏离情况下的INL为：INL=（3）DNL可以表示为失调偏移之差：DNL==10.4对于2-bit子级4-bit流水线ADC，如果输入电压Vin1、Vin2和Vin3的大小如下图10.78所示，请分别给出对应Vin1、Vin2和Vin3的ADC变换结果。图10.78解：Vin1、Vin2、Vin3位置如图10.78所示，根据2-bit子级4-bit流水线ADC每级的输入-输出关系容易得出：Vin1对应的转换结果为0000，Vin2对应的转换结果为0110，Vin3对应的转换结果为1110。2-bit子级4-bit流水线ADC每级输入输出关系输入范围0001101110.5一个6-bitSAR-ADC的基准电压VREF=2V，如果输入电压Vin=0.82V，请描述SAR-ADC的转换过程，说明中间的数字码及最终转换后的输出数字码是多少？答案：此N=6位的SAR-ADC的基准电压VREF=2V，因此一个LSB对应的电压为VREF/26=31.25mV，设b0是MSB，b5是LSB。由于是6-bitSAR-ADC，完成一次完整的转换需要6个转换周期。在第1个转换周期，在逐次逼近寄存器中设置Bout=100000，那么DAC的输出为VDAC=2×（1/2）=1V，由于VIN<VDAC，因此b0=0；在第2个转换周期，在逐次逼近寄存器中设置Bout=010000，那么DAC的输出为VDAC=2×（1/22）=0.5V，由于VIN>VDAC，因此b1=1；在第3个转换周期，在逐次逼近寄存器中设置Bout=011000，那么DAC的输出为VDAC=2×（1/22+1/23）=0.75V，由于VIN>VDAC，因此b2=1；在第4个转换周期，在逐次逼近寄存器中设置Bout=011100，那么DAC的输出为VDAC=2×（1/22+1/23+1/24）=0.875V，由于VIN<VDAC，因此b3=0；在第5个转换周期，在逐次逼近寄存器中设置Bout=011010，那么DAC的输出为VDAC=2×（1/22+1/23+1/25）=0.8125V，由于VIN>VDAC，因此b4=1；在第6个转换周期，在逐次逼近寄存器中设置Bout=011011，那么DAC的输出为VDAC=2×（1/22+1/23+1/25+1/26）=0.84375V，由于VIN<VDAC，因此b5=0；这样，最终转换后的输出数字码是011010。量化的误差为0.82-0.8125=7.5mV，即0.24LSB。10.6假设多位量化器、高阶Σ-Δ调制器的理想信噪比为SNR(dB)=10其中N表示量化器的位数，L为阶数，M为过采样率。如果一个Σ-ΔADC采用3位量化器，过采样率M=64，对于二阶和四阶Σ-Δ调制器，最大可以获得的SNR分别为多少？对应的有效位（ENOB）分别是多少？答案：采用3位量化器的Σ-ΔADC，过采样率为M=64，对于二阶Σ-Δ调制器结构，根据题中给出的公式最大可以获得的SNR为 SNR(dB)=10=20lg(23-1)+10lg(2x2+1)+10(2x2+1)lg(64≈96.07dB（N=3、L=2、M=64）再根据公式ENOB=SNR-1.766.02对于3位量化器、四阶Σ-Δ调制器结构，同理最大可以获得的SNR为 SNR(dB)=10=6.73+20lg(23-1)+10lg(2x4+1)+10(2x4+1)lg(64≈151.0dB（N=3、L=4、M=64）其对应的ENOB=24.79-bit10.7对于一个采用1-bit量化器的Σ-ΔADC，如果输入信号的带宽fb=20kHz，为了使得SNR=100dB，对于一阶和二阶Σ-Δ调制器，需要的采样频率分别为多少？假设N-bit量化器、L阶Σ-Δ调制器的理想信噪比为：SNR(dB)=10解：采样时钟频率fSNR(dB)=10令N=1，L=1（一阶），SNRideal>100dB,解不等式得M>2799，所以fs>111.96MHz;令N=1，L=2（二阶），SNRideal>100dB,解不等式得M>167，所以fs>6.68MHz。10.8对于一个理想的8-bitDAC，如果基准电压VREF解：VLSB=VREF/2NvOUT=VREF(b021+b122+b223+…+bn-12n)=2.56×(10.9已知一个10-bitDAC的实际SNR=57dB，则此DAC的ENOB为多少？解：已知此DAC的实