《电工电子技术基础》课件-第13章

13.1双稳态触发器

13.2寄存器13.3计数器13.4

555定时器及其应用习题13.1双稳态触发器

触发器按其稳定工作状态的个数可分为双稳态触发器、单稳态触发器和无稳态触发器(多谐振荡器)等。双稳态触发器按其逻辑功能又可分为RS触发器，JK触发器和D触发器等;按其结构可分为主从型触发器和维持阻塞型触发器等。13.1.1

RS触发器

1.基本RS触发器

基本RS触发器由两个与非门G1和G2交叉连接而组成，如图13.1.1(a)所示。图13.1.1基本RS触发器的组成符号图13.1.1(a)中，Q与是触发器的输出端，正常情况下Q与的状态是相反的，用Q表示其输出状态。基本RS触发器有两个稳定状态:一个是Q=0，称为复位状态(0态);另一个是Q=1，称为置位状态(1态)。相应的输入端称为直接置0端(

)和直接置1端(

)。和平时接高电平，处于1态;加负脉冲后，由1态变为0态。图13.1.1(b)中，其输入端引线上靠近方框的小圆圈表示用负脉冲来置0或置1，低电平有效。现按四种情况来分析触发器的逻辑功能。用Qn表示原态，Qn+1表示加触发信号后的新态(次态)。

(1)，。当端给G2门加负脉冲后，则G2门输出高电平，故;引回到G1门的输入端，则G1门输出低电平，故Q=0;再反馈到G2门，即使输入负脉冲消失，仍有。在此输入情况下，不论Qn为何态，经触发器后翻转或保持0态，故Qn+1=0。

(2)

,。当端给G1门加负脉冲后，与情况(1)相仿。在此输入情况下，不论Qn为何态，经触发器后翻转或保持1态，故Qn+1=1。

(3)，。这时，端和端均未加负脉冲，触发器保持原态不变，即Qn+1=Qn。

(4)，。

同时给G1和G2门加负脉冲时，两个与非门均输出1，违反了Q与状态相反的逻辑关系。当负脉冲同时消失后，理论上两个门的输出都为0，但实际输出由各种偶然因素决定其最终状态。这种情况在使用中应禁止出现。表13.1.1是基本RS触发器的逻辑状态表，可以与图13.1.2所示的波形图对照分析。

表13.1.1基本RS触发器的逻辑状态表

图13.1.2基本RS触发器的波形图(初态Q=0)

2.可控RS触发器

图13.1.3(a)是可控RS触发器的逻辑图，它包括基本RS触发器和由与非门G3和G4组成的导引电路。R和S是置0和置1信号输入端。

图13.1.3可控RS触发器可控RS触发器用一种正脉冲来控制触发器的翻转时刻，它就是时钟脉冲CP。CP=0时,不论R和S的端电平如何变化，G3和G4门都输出1，基本RS触发器保持原态。只有当CP=1时，触发器才按R、S端的输入来控制其输出状态。

当CP=1时，如果此时S=1，R=0，则G3门输出将变为0，给G1门提供一个置1负脉冲，触发器的输出端Q将翻转或保持1态。如果此时S=0，R=1，则G4门输出将变为0，给G2门提供一个置0负脉冲，触发器的输出端Q将翻转或保持0态。如果此时S=R=0，则G3门和G4门均保持1态，不向基本触发器送负脉冲，触发器保持原态。如果此时S=R=1，则G3门和G4门都向基本触发器送负脉冲，当时钟脉冲消失后，基本触发器的输出由偶然因素决定，应加以避免。和是直接复位和直接置位端，它们不经过时钟脉冲CP便可对基本触发器置0或置1，通常用于设定初态状态，不用时让它们处于1态(高电平)。表13.1.2是可控RS触发器的逻辑状态表，可以与图13.1.4所示的波形图对照分析。表13.1.2可控RS触发器的逻辑状态表

图13.1.4可控RS触发器的波形图(初态Q=0)13.1.2

JK触发器图13.1.5(a)是主从型JK触发器的逻辑图，它由两个可控RS触发器级联组成，分别称为主触发器和从触发器。时钟脉冲先使主触发器翻转，而后从触发器翻转。另外，还用一个非门联系两个触发器的时钟信号。J和K是信号输入端，它们分别与和Q构成逻辑关系，成为主触发器的S端和R端，即

从触发器的S和R端即为主触发器的输出端。图13.1.5主从型JK触发器下面分四种情况分析主从型JK触发器的逻辑功能。

(1)J=K，K=1。设时钟脉冲来到之前触发器的初始状态为0，这时主触发器的，R=KQ=0，当时钟脉冲到来后，即翻转为1态。当CP从1下跳为0时，从触发器动作，这样从触发器的S=1，R=0，它也翻转为1态。主、从触发器状态一致。在J=K=1的情况下，来一个时钟脉冲，就使它翻转一次，即，触发器具有计数功能。

(2)J=0，K=0。设触发器初始状态为0，当CP=1时，由于主触发器的S=0，R=0，因此它的状态保持不变。当CP下跳时，由于从触发器的S=0，R=1，因此也保持原态不变。

(3)J=1，K=0。设触发器初始状态为1，当CP=1时，由于主触发器的S=1，R=0，因此它维持1态。当CP下跳时，由于从触发器的S=1，R=0，因此也维持1态。此时触发器具有置1功能。

(4)J=0，K=1。类似于(3)的分析，此时触发器具有置0功能。主从型JK触发器具有在CP从1下跳为0时翻转的特点，在图13.1.5(b)中的CP输入端靠近方框处用小圆圈表示时钟下降沿触发的特点。表13.1.3是主从型JK触发器的逻辑状态表，可以与图13.1.6所示的波形图对照分析。表13.1.3主从型JK触发器的逻辑状态表

图13.1.6主从型JK触发器波形图13.1.3维持阻塞型D触发器主从型JK触发器要求主从触发器在CP=1期间，输入信号J、K不变，否则会发生错误翻转。维持阻塞型D触发器是在时钟脉冲的上升沿发生翻转的，它的状态仅取决于时钟脉冲CP上升沿到来之前的D输入端状态;在CP=1期间，D输入端状态的变化对触发器没有影响。图13.1.7的维持阻塞型D触发器中，有六个与非门，G1、G2组成基本触发器，G3、G4组成时钟控制电路，G5、G6组成数据输入电路。

图13.1.7维持阻塞型D触发器

(1)D=0。在时钟脉冲到来之前，G3、G4和G6输出为1，G5输出为0。这时触发器的状态不变。当时钟脉冲的上升沿到来时，G5、G6和G3输出保持原状态，但G4输出由1变成0。这个负脉冲使基本触发器置0，同时反馈到G6的输入端，使CP=1期间不论D有何变化，触发器保持0态不变，不会发生空翻现象。

(2)D=1。在时钟脉冲到来之前，G3和G4输出为1，G6输出为0，G5输出为1，这时，触发器状态不变。当时钟脉冲的上升沿到来时，G3的输出由1变0。该负脉冲使基本触发器置1，同时反馈到G4和G5输入端，使CP=1期间不论D作何变化，只能改变G6的输出状态，而其他均保持不变，即触发器保持1态不变。综上可知，维持阻塞型D触发器具有时钟脉冲上升沿触发的特点，其逻辑功能为:输出端Q的状态和该脉冲到来之前D的状态一致。于是可写成:Qn+1=D表13.1.4是维持阻塞型D触发器的逻辑状态表。表13.1.4维持阻塞型D触发器的逻辑状态表

在图13.3.6(b)所示的图形符号中，时钟脉冲CP输入端靠方框处不加小圆圈，表示上升沿触发。练习与思考

13.1.1基本RS触发器的功能是什么？如何使触发器置0和置1？

13.1.2

JK触发器和D触发器的和有何作用？如果不用，该如何处理？13.2寄存器在数字电路中，常使用寄存器来暂时存放数据运算结果或代码等。一个触发器可以寄存一位二进制数，如果要存放n位二进制数，就需要n个触发器。常用的有四位、八位、十六位等寄存器。

寄存器存放数码的方式有并行和串行两种。并行方式是指数码各位从各对应位输入端同时输入到寄存器中;串行方式是指数码从一个输入端逐位输入到寄存器中。类似地，从寄存器中取出数码的方式也有并行和串行两种。寄存器可分为数码寄存器和移位寄存器两种，其区别在于有无移位的功能。13.2.1数码寄存器数码寄存器有寄存数码和清除原有数码的功能。图13.2.1所示是用D触发器组成的寄存四位二进制数码的寄存器，数码d3~d0依次接到触发器F3~F0的D端。

图13.2.1

D触发器组成四位数码寄存器图13.2.1所示的数码寄存器的工作过程如下:首先，在端加负脉冲可使各位触发器清零。当寄存指令到来时，d3~d0同步进入各位触发器。当寄存指令消失后，寄存器保持寄存数码不变。当取数指令到来后，d3~d0被同步取出送到Q3~Q0端。该数码寄存器采用并行输入、并行输出的工作方式。13.2.2移位寄存器移位寄存器不仅能寄存数码，还能在移位指令作用下使寄存器中的各位数码依次左移、右移、双向移动。

图13.2.2是JK触发器组成的四位移位寄存器。F0接成D触发器，数据从D端输入。设寄存二进制数为1010，按时钟脉冲(移位脉冲)的工作节拍从高位到低位依次串行送到D端。工作之初先清零。首先D=1，第一个时钟脉冲的下降沿到来后触发器F0翻转，Q0=1，其他仍保持0态。接着D=0，第二个时钟脉冲的下降沿到来时F0和F1同时翻转，此时F1的J端为1，F0的J端为0，所以Q1=1，Q0=0，Q2和Q3仍为0态。以后的过程如表13.2.1所示，移位一次，存入一个新数码，直到第四个脉冲的下降沿到来时，存数结束。这时，可从四个触发器的Q端数码并行输出，也可以再经四个时钟脉冲，将存放的数据从Q3端逐位串行输出。

图13.2.2

JK触发器组成的四位移位寄存器表13.2.1移位寄存器的状态表

图13.2.3是74LS194型双向移位寄存器的外引线排列和逻辑符号各外引线端的功能如下:

1为数据清零端，低电平有效。

3~6为并行数据输入端D3~D0。

12~15为数据输出端Q0~Q3。

2为右移串行数据输入端DSR。

7为左移串行数据输入端DSL。9、10为工作方式控制端S0、S1：

S1=S0=1时，数据并行输入;

S1=0，S0=1时，右移数据输入;

S1=1，S0=0时，左移数据输入;

S1=S0=1时，寄存器处于保持状态。

11为时钟脉冲输入端CP，上升沿有效(CP↑)。

74LS194型移位寄存器的功能表如表13.2.2所示。表13.2.2

74LS194型移位寄存器的功能表分析可知，74LS194型移位寄存器具有清空、并行输入、串行输入、数据右移和左移等功能。

【例13.2.1】图13.2.4所示为用两片74LS194型四位移位寄存器组成的八位双向移位寄存器的电路，分析其工作原理。答:讨论电路原理时，在众多输入中应按功能表从左到右的顺序去分析。两片的，两片的S1=G，，故G=0时，数据右移;G=1时，数据左移。第Ⅰ片的DSL端接第Ⅱ片的Q3端，第Ⅱ片的DSL端外接左移串行数据，表明第Ⅰ片的Q3、Q2、Q1、Q0表示高四位，而第Ⅱ片的Q3、Q2、Q1、Q0表示低四位。所以在右移数据输入时，第Ⅰ片的DSR外接右移串行数据输入，第Ⅱ片的DSR端接第Ⅰ片的Q0端。图13.2.4用两片74LS194型移位寄存器组成的八位双向移位寄存器的电路练习与思考

13.2.1移位寄存器有几种类型？它有几种输入、输出方式？

13.2.2数码寄存器与移位寄存器有什么区别？13.3计数器

在数字系统中，计数器的应用十分广泛。它不仅可以累计输入脉冲的数目，还可以用于分频、产生序列脉冲、定时等操作。计数器可以进行加法计数，也可以进行减法计数，或是进行两者兼有的可逆计数。若从进位制来分，有二进制计数器、十进制计数器(也称二—十进制计数器)等多种。13.3.1二进制计数器由n个触发器构成的计数器，可以记录2n个脉冲个数，即为二进制计数器。表13.3.1所列的是三位二进制可逆计数器的状态表。其中二进制数和十进制数两大列中，第一行表示加法计数器，第二行表示减法计数器(加括号以示区别)。表13.3.1三位二进制可逆计数器的状态表

1.异步二进制计数器由表13.3.1可见，每来一个计数脉冲，最低位触发器翻转一次，而高位触发器是在相邻的低位触发器从1变为0(加法)进位或从0变为1(减法)借位时才翻转。图13.3.1(a)和(b)分别是D触发器构成的三位异步加法和减法计数器。

图13.3.1三位异步二进制加法、减法计数器图中每个触发器的D端都与自己的相连，当时钟脉冲的上升沿来临时，发生翻转，即具有计数功能。两图中F0的时钟脉冲都来源于外部输入计数脉冲，而F1和F2的时钟脉冲是不相同的。在图13.3.1(a)所示的加法计数器中，，，当Q0(Q1)由1变为0，Q0(Q1)由0变为1时，F1(F2)发生翻转;在图13.3.1(b)所示的减法计数器中，Q0→CP1，Q1→CP2，当Q0(Q1)由0变为1时，F1(F2)发生翻转。由于各位触发器的状态变化不会发生在同一时刻，因此称为异步计数器。图13.3.2是该计数器的工作波形图。

图13.3.2三位异步二进制加法、减法计数器的工作波形图

2.同步二进制计数器异步计数器从计数脉冲进入到最后一个触发器翻转为规定的状态，需要花费较长的时间，当计数器位数越多时，问题就越严重。为了提高计数器的工作速度，可采用同步计数器。图13.3.3是主从型JK触发器组成的四位同步二进制加法计数器，由于计数脉冲同时加到各位触发器的CP端，因此它们的状态的变化与计数脉冲同步。要实现加法计数功能，需从各位触发器的J、K端来设计：

(1)第一位触发器F0，每来一个计数脉冲就翻转一次，故J0=K0=1。

(2)第二位触发器F1，当Q0=1时再来一个脉冲才翻转，故J1=K1=Q0。

(3)第三位触发器F2，当Q1=Q0=1时再来一个脉冲才翻转，故J2=K2=Q1Q0。

(4)第四位触发器F3，当Q2=Q1=Q0=1时再来一个脉冲才翻转，故J3=K3=Q2Q1Q0。图中触发器的输入端有多个输入时，其输入之间是与的逻辑关系。图13.3.3主从型JK触发器组成的四位同步二进制加法计数器图13.3.4

74LS161型四位同步二进制计数器图13.3.4是74LS161型四位同步二进制计数器的外引线排列和逻辑符号。各外引线的功能如下:

1为清零端，低电平有效。

2为时钟脉冲输入端CP，上升沿有效(CP↑)。

3~6为数据输入端A0~A3，可预置任何一个四位二进制数。

7、10为计数控制端:当两者全为高电平时，计数;只有一个为低电平时，计数器保持原态。

9为同步并行置数控制端，低电平有效。

11~14为数据输出端Q3~Q0。

15为进位输出端RCO，高电平有效。

74LS161型同步二进制计数器的功能表如表13.3.2所示。

表13.3.2

74LS161型同步二进制计数器的功能表

【例13.3.1】试用两片74LS161组件组成八位二进制计数器。答:将两片74LS161组件的CP端一起接计数脉冲CP端。第Ⅰ片(低四位)的计数控制端EP和ET均接高电平，为计数状态;第Ⅱ片的EP也接高电平，但它的ET接入第Ⅰ片的进位输出器RCO，只有当第Ⅰ片的Q3=Q2=Q1=Q0=1时，第Ⅱ片才可以计数，逢十六个计数脉冲，第Ⅱ片74LS161才计数一次，所以它们组成了一个八位二进制计数器，如图13.3.5所示。图13.3.5八位二进制计数器的连接图13.3.2十进制计数器二进制计数器结构简单，但在许多场合采用十进制更为方便。用四位二进制数来代表十进制的每一位数，所以也称为二—十进制计数器。通常使用8421编码方式，用四位二进制前面的0000~1001表示十进制的0~9十个数码，当第十个脉冲到来时，由1001变成0000。图13.3.6是74LS290型异步二—五—十进制计数器的逻辑图和外引线排列图。R01和R02是清零输入端，由表13.3.3可见，当两端全为1时，将四位触发器清零；S91和S92是置“9”输入端，当两端全为1时，Q3Q2Q1Q0=1001，即表示十进制数9。清零时，S91和S92中至少有一端为0，不使置1，以保证清零可靠。它有两个时钟脉冲输入端CP0和CP1。下面按二、五、十进制三种情况来进行分析。图13.3.6

74LS290型计数器表13.3.3

74LS290型计数器的功能表

(1)只输入计数脉冲CP0，由Q0输出，F1~F3三位触发器不用，为二进制计数器。

(2)只输入计数脉冲CP1，由Q3Q2Q1输出，为五进制计数器。具体分析如下：由图可得出F1、F2、F3三位触发器J、K端的逻辑关系式:

K1=1

J2=1

K2=1

J3=Q1Q2

K3=1将清零初始状态Q3Q2Q1=000代入，可列写如表13.3.4所示的五进制计数器的状态分析表。表13.3.4五进制计数器的状态分析表由此可见，经过五个脉冲循环一次，故为五进制计数器。

(3)将Q0端与F1(F3)的CP端连接，输入计数脉冲CP0。当Q0由1变为0时，五进制计数器工作，从Q3、Q2、Q1、Q0获得8421码的异步十进制计数器。13.3.3任意进制计数器目前常用的计数器主要是二进制和十进制，当需要其他进制的计数器时，只需将现有的计数器改接即可。若一片计数器为M进制，欲构成的计数器为N进制，则构成任意进制计数器的原则是：当M＞N时，只需一片计数器即可；当M＜N时，则需要几片M进制计数器才可以构成N进制的计数器。用计数器构成任意进制计数器常用的方法有反馈清零法、级联法和反馈置数法。下面介绍前两种改接方法。

1.反馈清零法将计数器适当改接，利用其清零端进行反馈置0，可得出小于原进制的多种进制计数器。例如，图13.3.7就是利用74LS290型十进制计数器改接成的三进制和九进制计数器。在图13.3.7(a)中，用F1、F2、F3构成五进制计数器，所以CP1接计数脉冲，它从000开始，在二个脉冲后，变成010，当第三个脉冲到来后，出现011状态，由于Q2和Q1分别接到R0(2)

和R0(1)

清零端，强迫清零，因此011这个状态转瞬即逝，无法显示，立即回到000。它经过三个脉冲循环一次，故为三进制计数器，其状态循环如图13.3.8所示。同理，图13.3.7(b)是九进制计数器。

图13.3.7

74LS290型三进制和九进制计数器

图13.3.8三进制计数器的状态循环图(Q3Q2Q1)

2.级联法

当M＜N时，需用两片以上的计数器才能实现任意进制的计数器，这时需采用级联法。下面先看由两片74LS290构成的六十进制计数器，它的个位(Ⅰ)为十进制，十位(Ⅱ)为六进制，电路连接如图13.3.9所示，个位计数器的最高位Q3连到十位计数器的CP0端。个位十进制计数器经过十个脉冲循环一次，每当第十个脉冲到来时，Q3由1变为0，相当于一个下降沿，使十位的六进制计数器计数。个位计数器经过第一次十个脉冲，十位计数器计数为0001;经过第二次十个脉冲，十位计数器计数为0010;一直到第六次十个脉冲，十位计数器计数为0110。接着，个位和十位计数器都清零，恢复为0000。

图13.3.9六十进制计数器的连接图

【例13.3.2】试用两片74LS290连成十二进制电路。

解可依据乘法原理2×6=3×4=12来实现。先介绍2×6的实现方法，第Ⅱ片接成二进制计数器，而第Ⅰ片接成六进制计数器，如图13.3.10(a)所示。

图13.3.10十二进制计数器类似地，可用3×4的方法来实现，第Ⅱ片接成三进制计数器，而第Ⅰ片为四进制计数器，如图13.3.10(b)所示。练习与思考

13.3.1异步计数器和同步计数器有何区别？

13.3.2试用两片74LS290型异步十进制计数器构成百进制计数器。13.4

555定时器及其应用

555定时器是一种广泛应用的数字电路与模拟电路相结合的中规模集成电路。按内部组成不同，555定时器可分为双极型(如CB555)和CMOS型(如C7555)两类。前者具有较大的驱动能力，可输出200mA的电流，能够直接驱动发光二极管、扬声器、继电器等负载，定时器的电源电压范围为5～16V;后者的输入阻抗高，功耗低，定时器的电源电压为3～18V。

555定时器使用灵活、方便，只需连接少数电阻和电容元件，就可以构成单稳态触发器、多谐振荡器，因而常用于信号的产生、变换以及检测和控制电路中。13.4.1

555定时器

图13.4.1(a)为CB555定时器的原理电路，图13.4.1(b)为其引脚排列图。CB555定时器的引脚编号及其功能是一致的。

图13.4.1

CB555定时器

555定时器的基本组成包括:由三个电阻R组成的分压器，两个电压比较器C1和C2，一个基本RS触发器，由晶体管V组成的放大电路。部分引脚的作用如下:引脚2为触发信号(脉冲或电平)输入端。引脚5为电压控制端，可在此端接与引脚8不同的电压。该端不用时一般通过0.01μF电容接地,以防止外部干扰。引脚6为高电平触发端。引脚7为放电端。

在分析555定时器的工作原理时，应注意以下几点:

(1)当引脚5不用时，电压比较器C1的参考电压为，而电压比较器C2的参考电压为；如果5端外接固定电压UCO，则UR1=UCO，。

(2)C1的输出端控制基本RS触发器的端，C2的输出端控制端，用两个电压比较器的输出去控制基本RS触发器的状态。当Q=0，时，V饱和导通；当Q=1，时，V截止。

(3)是基本RS触发器的置0输入端，低电平有效，加上低电平时，输出电压uo=0，不受其他输入状态的影响。正常工作时，。将上述关系可归纳于表13.4.1中。表13.4.1

CB555的工作原理说明表

13.4.2由555定时器组成的单稳态触发器单稳态触发器只有一个稳态，在触发信号未加之前，触发器处于稳态，经信号触发后，触发器翻转，但新的状态只能暂时保持，经过一定时间后将自动翻转到原来的稳定状态。图13.4.2(a)所示为由CB555定时器组成的单稳态触发器电路，图13.4.2(b)是其工作波形图，图13.4.2(c)是用符号表示的电路。555定时器接成单稳态触发器的主要特征是引脚2应输入触发负脉冲。

1.单稳态触发器的工作原理在t1以前，无负脉冲输入，ui=1，其电平值大于，故电压比较器C2的输出为1。若触发器的原状态Q=0，，则晶体管V饱和导通，uC≈0.3V，故C1输出也为1，触发器的状态保持不变。若Q=1，，则V截止，UCC通过电阻R对电容C充电，当uC上升到稍高于时，比较器C1的输出为0，使触发器翻转为Q=0，。由此可见，单稳态触发器的稳定状态是Q=0，即输出电压uo为0。当t1时刻负脉冲到来时，电容电压不跳变，比较器C1的输出仍为1；由于ui=0，比较器C2的输出为0，故触发器置1。即有负脉冲输入时触发器由稳态的0翻转为1，进入暂态。当Q=1，时，放电管V截止，电源又开始对电容充电。在t2时刻负脉冲消失，比较器C2的输出变为1。只要uC不大于，比较器C1的输出仍为1。可见在暂态期间，触发器的，故能保持Q=1的暂态不变。

当电容充电至uC稍大于时，比较器C1的输出变为0，而比较器C2的输出仍为1，此时触发器置0，故触发器又返回Q=0。至此，暂态过程结束。

对于以上过程的分析，可得出如下结论:

(1)单稳态触发器是依靠负脉冲的触发而产生状态翻转的。无触发脉冲输入时，输入ui高电平(大于)，触发器处于稳态，Q=0。

(2)当触发负脉冲到来时，触发器进入暂态Q=1，在暂态中持续的时间由uC从0上升到所用的时间由tp决定。脉冲宽度tp可由下式计算：tp=RCln3=1.1RC(13.4.1)

(3)在暂态期间，如果又有负脉冲输入，如图13.4.2(b)中虚线所示，则该脉冲不起作用，说明这种单稳态触发器不能重复触发。

(4)如果触发脉冲的宽度大于tp，则触发器将不能返回稳态。2.单稳态触发器的应用1)用单稳态触发器作定时器单稳态触发器的暂态脉冲宽度可以从几微秒到数分钟，精度也非常高，因此常用做定时器。图13.4.3(a)所示是单稳态触发器做定时器的电路，图13.4.3(b)是其工作波形。图13.4.3(a)中的与非门是控制门，uA是待传送的高频脉冲信号，单稳态触发器的输出uB控制着uA信号。当单稳态触发器处于稳态时，uA信号不能通过控制门；当单稳态触发器处于暂态时，信号uA可以通过控制门输出。控制门输出信号的时间长短，可以由单稳态触发器的暂态时间来确定。图13.4.3单稳态触发器的定时控制

2)用单稳态触发器组成整形电路通常由光电管构成的脉冲源的输出波形是不规则的，边沿不陡，幅度也不齐，无法直接输入到数字装置，需要用单稳态触发器来整形，如图13.4.4(a)所示。用图13.3.4(b)来说明，当输入信号ui小于时，单稳态触发器进入暂态。调整宽度tp，使tp＞tL。经过tp一段时间后，单稳态触发器返回稳态。经整形后的波形uo近似为理想的矩形波。

图13.4.4单稳态触发器组成的整形电路13.4.3用555定时器组成的多谐振荡器多谐振荡器也称为无稳态触发器，它没有稳定的状态，在无需触发的情况下，其输出状态在1和0之间周期性地转换，其输出波形为周期性变化的矩形波。由于矩阵波中含有丰富的谐波成分，因此这种电路又叫做多谐振荡器。图13.4.5(a)所示是用555定时器组成的多谐振荡电路，图13.4.5(b)是它的工作波形，图13.4.5(c)是用符号表示的电路。由555定时器组成的多谐振荡器的主要特征是电路不需要输入信号。

图13.4.5用555定时器组成的多谐振荡器多谐振荡器的工作原理如下所述：当Q=1时，，放电管V截止，电源UCC通过电阻R1和R2对电容C开始充电，充电时间常数τ1=(R1+R2)C。在电容充电期间，只要满足，则，故能保持Q=1的状态不变。当电容电压uC稍大于时，比较器C1的输出变为0，而比较器C2的输出仍为1，此时，，故触发器翻转为Q=0的状态，即进入第二种暂态。当Q=0时，，放电管V饱和导通，因而电容C停止充电并通过电阻R2和放电管的集-射极开始放电，放电时间常数τ2=R2C。在电容放电期间，只需要满足，则，故能保持Q=0的状态不变。当电容放电至uC稍小于时，比较器C2的输出变为0，而电压比较器C1输出仍为1，此时，，故触发器翻转为Q=1的状态，即返回到第一种暂态。总之，电容处于不停地充电、放电状态，当电容充电电压达到时，触发器翻转为Q=0;当电容放电到时，触发器翻转为Q=1。触发器在0和1两个状态之间反复转换，其输出波形是周期性变化的矩阵波。由图13.4.5(b)可计算出多谐振荡器输出波形的周期T=tp1+tp2。其中，tp1代表uC由上升到所用的时间，公式如下:

tp1=(R1+R2)Cln2=0.7(R1+R2)C(13.4.2)

tp2代表uC由下降到所用的时间，公式如下:tp2=R2Cln2=0.7R2C(13.4.3)故输出波形的周期为T=tp1+tp2=0.7(R1+2R2)C(13.4.4)振荡频率为

(13.4.5)由555定时器组成的振荡器，最高工作频率可达300kHz。输出波形的占空比为(13.4.6)

图13.4.6是占空比可调的多谐振荡器。图中用VD1和VD2两只二极管将电容C的充放电电路分开，并接一电位器RP。充电时，UCC→→VD1→C→地；放电时；C→VD2→→VD2→V→地。充电和放电的时间分别为占空比为图13.4.7(a)所示是由两个多谐振荡器构成的模拟声响发生器。调节定时元件R11、R12、C1，可使第1个振荡器的振荡频率为1Hz，调节R12、R22、C2，可使第2个振荡器的振荡频率为2kHz。由于低频振荡器的输出端3接到高频振荡器的置0输入端4，因此当振荡器1输出电压uo1为高电平时，振荡器就振荡；uo1为低电平时，振荡器2停止振荡，从而扬声器便发出“呜…呜…”的间隙声响。uo1和uo2的波形如图13.5.7(b)所示。图13.4.7由555组成的模拟声响电路练习与思考

13.4.1由555定时器组成的单稳态触发器和多谐振荡器的特点是什么？

13.4.2单稳态触发器的主要作用是什么？

13.4.3推导式(13.4.4)，略去放电晶体管的饱和压降UCE(sat)。本章小结本章在着重介绍各种触发器逻辑功能的基础上，分析了寄存器和计数器电路的工作原理，读者应掌握由集成计数器组成的计数器的分析方法。在介绍555定时器的基础上，着重分析了由它组成的单稳态触发器和多谐振荡器。本章知识点

(1)基本RS触发器、可控RS触发器、主从型JK触发器和