第1讲-半导体器件(IC)制作工艺简介

半导体器件（IC）制作工艺简介目录1.图形转换（光刻与刻蚀工艺）2.氧化工艺3.掺杂工艺（扩散与离子注入）4.制膜（制作各种材料的薄膜）5.接触与互连6.集成电路封装7.集成电路工艺小结1硅片制备（切、磨、抛）*圆片（Wafer）尺寸与衬底厚度：3—0.4mm5—0.625mm4—0.525mm6—0.75mm

硅片的大部分用于机械支撑。2ProcessFlowofAnnealedWaferCrystalGrowthSlicingGraphiteHeaterSiMeltSiCrystalPolishingWaferingHighTemp.AnnealingFurnaceAnnealedWaferDefectFreeSurfacebyAnnealing(SurfaceImprovement）SurfaceDefectMapPolishedWafer3前部工序的主要工艺晶圆处理制程（WaferFabrication；简称WaferFab）

1.

图形转换：将设计在掩膜版(类似于照相底片)上的图形转移到半导体单晶片上

2.掺杂：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等

3.制膜：制作各种材料的薄膜4集成电路工艺图形转换：光刻：接触光刻、接近光刻、投影光刻、电子束光刻刻蚀：干法刻蚀、湿法刻蚀掺杂：离子注入退火扩散制膜：氧化：干氧氧化、湿氧氧化等CVD：APCVD、LPCVD、PECVDPVD：蒸发、溅射5

三、后部封装（在另外厂房）（1）背面减薄（2）划片、掰片（3）粘片（4）压焊：金丝球焊（5）切筋（6）整形（7）封装（8）沾锡：保证管脚的电学接触（9）老化（10）成测（11）打字、包装67

设计与工艺制造之间的接口是版图。什么是版图？它是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。版图与所采用的制备工艺紧密相关。在计算机及其VLSI设计系统上设计完成的集成电路版图还只是一些图像或(和)数据，在将设计结果送到工艺线上实验时，还必须经过一个重要的中间环节：制版。所以，在介绍基本的集成电路加工工艺之前，先简要地介绍集成电路加工的掩模(Masks)及其制造。通常我们看到的器件版图是一组复合图，这个复合图实际上是由若干个分层图形叠合而成，这个过程和印刷技术中的套印技术非常相像。版图与制版8

制版的目的就是产生一套分层的版图掩模，为将来进行图形转移，即将设计的版图转移到硅片上去做准备。

制版是通过图形发生器完成图形的缩小和重复。在设计完成集成电路的版图以后，设计者得到的是一组标准的制版数据，将这组数据传送给图形发生器(一种制版设备)，图形发生器（PG-patterngenerator）根据数据，将设计的版图结果分层的转移到掩模版上(掩模版为涂有感光材料的优质玻璃板)，这个过程叫初缩。9人工设计和绘制版图，有利于充分利用芯片面积，并能满足多种电路性能要求。但是效率低、周期长、容易出错，特别是不能设计规模很大的电路版图。因此，该方法多用于随机格式的、产量较大的MSI和LSI或单元库的建立。(DRC-设计规则捡查)10

在获得分层的初缩版后，再通过分步重复技术，在最终的掩模版上产生具有一定行数和列数的重复图形阵列，这样，在将来制作的每一个硅圆片(Wafer)上将有若干个集成电路芯片。通过这样的制版过程，就产生了若干块的集成电路分层掩模版。通常，一套掩模版有十几块分层掩模版。集成电路的加工过程的复杂程度和制作周期在很大程度上与掩模版的多少有关。集成电路的加工工艺过程是由若干单项加工工艺组合而成。下面将分别介绍这些单项加工工艺。11

1.图形转换（光刻与刻蚀工艺）

光刻是加工集成电路微图形结构的关键工艺技术，通常，光刻次数越多，就意味着工艺越复杂。另—方面，光刻所能加工的线条越细，意味着工艺线水平越高。光刻工艺是完成在整个硅片上进行开窗的工作。光刻技术类似于照片的印相技术，所不同的是，相纸上有感光材料，而硅片上的感光材料--光刻胶是通过旋涂技术在工艺中后加工的。光刻掩模相当于照相底片，一定的波长的光线通过这个“底片”，在光刻胶上形成与掩模版（光罩）图形相反的感光区，然后进行显影、定影、坚膜等步骤，在光刻胶膜上有的区域被溶解掉，有的区域保留下来，形成了版图图形。12

光刻是集成电路制造过程中最复杂和最关键的工艺之一。光刻工艺利用光敏的抗蚀涂层(光刻胶)发生光化学反应，结合刻蚀的方法把掩膜版图形复制到圆硅片上，为后序的掺杂、薄膜等工艺做好准备。在芯片的制造过程中，会多次反复使用光刻工艺。现在，为了制造电子器件要采用多达24次光刻和多于250次的单独工艺步骤，使得芯片生产时间长达一个月之久。目前光刻已占到总的制造成本的1/3以上，并且还在继续提高。13141.光刻胶的涂覆2.前烘3.曝光4.显影5.后烘6.腐蚀7.光刻胶的去除显影液二氧化硅膜硅片正性光刻胶光掩膜1516

光刻

(Photolithography&Etching)

过程如下：1．涂光刻胶2.前烘3．掩膜对准4．曝光5．显影6．刻蚀：采用干法刻蚀（DryEtching）7．去胶：化学方法及干法去胶

(1)丙酮中，然后用无水乙醇

(2)发烟硝酸

(3)等离子体的干法刻蚀技术17光刻三要素：光刻胶、掩膜版和光刻机光刻胶又叫光致抗蚀剂，它是由光敏化合物、基体树脂和有机溶剂等混合而成的胶状液体光刻胶受到特定波长光线的作用后，导致其化学结构发生变化，使光刻胶在某种特定溶液中的溶解特性改变正胶：分辨率高，在超大规模集成电路工艺中，一般只采用正胶负胶：分辨率差，适于加工线宽≥3

m的线条18正胶：曝光后可溶负胶：曝光后不可溶负胶19

光致抗蚀剂材料1、负性光致抗蚀剂主要有聚肉桂酸系（聚酯胶）和环化橡胶系两大类，前者以柯达公司的KPR为代表，后者以OMR系列为代表。2、正性光致抗蚀剂主要由叠氮醌化合物构成。最常用的有

AZ–1350系列。同电子束抗蚀剂类似，正胶的主要优点是分辨率高，缺点是灵敏度、耐刻蚀性和附着性等较差。

20几种常见的光刻方法接触式光刻、接近式曝光、投影式曝光21

接触与接近式光学曝光技术(1).接触式光学曝光技术SiMaskP.R.SiO2优点：设备简单，分辨率高（约1μm）。

缺点：掩模寿命短（10~20次），硅片上图形缺陷多，光刻成品率低。22

(2).接近式光学曝光技术d=10~25μm

优点：掩模寿命长（可提高10倍以上），图形缺陷少。缺点：衍射效应使分辨率下降。最小可分辨的线宽为：当时，~~Si23

(3).缩小投影曝光技术光源透镜透镜掩模硅片随着线宽的减小和晶片直径的增大，分辨率与焦深的矛盾越来越严重。为解决这一问题，人们开发出了：1、扫描投影曝光机（Scanner）2、分步重复缩小投影曝光机（DirectSteponTheWafer,简称为DSW，或Stepper）目前几乎所有的工艺线均采用Stepper24优点：1、掩模寿命长。2、可以在不十分平整的大晶片上获得高分辨率的图形。3、由于掩模尺寸远大于芯片尺寸，使掩模制造简单，可减少掩模上的缺陷对芯片成品率的影响。缺点：1、设备复杂、昂贵。2、曝光效率低。当芯片尺寸继续增大时，例如4GDRAM的面积已达32×32mm2，线宽为0.13μm，已达到视场的极限。为此又出现了步进扫描投影曝光机，当然设备就更加复杂和昂贵了。25

各种光源的比较：光谱波长（nm)曝光方式抗蚀剂掩模材料分辨率紫外光UV365~436各种有掩模方式光致玻璃/Cr0.5μm深紫外光DUV193~248各种有掩模方式电子石英/Cr、Al0.2μm极紫外光EUV

10~15缩小全反射电子多涂层反射层/金属吸收层0.1μm

X射线

0.2~4接近电子Si、Si3N4、Al2O3/Au、Pt、Os等0.1μm26

光学曝光的各种曝光方式及其利弊接触式非接触式优点：设备简单，分辨率较高。缺点：掩模版与晶片易损伤，成品率低。接近式优点：掩模版寿命长，成本低。缺点：衍射效应严重，影响分辨率。投影式全反射折射优点：无像差，无驻波效应影响。缺点：光学系统复杂，对准困难。优点：对片子平整度要求低，可采用较大孔径的透镜以提高分辨率，掩模制造方便。缺点：设备昂贵，曝光效率低。27

各种获得抗蚀剂图形的途径：电、离子束图形发生器光学图形发生器电、离子束曝光系统掩模图形的产生光学复制用的掩模高分辨率用的掩模直接描画式曝光用于接触、接近式曝光、投影式曝光，生产周期短，缺陷密度低。用于深紫外光、极紫外光、X射线、电子束投影、离子束投影等的曝光，适宜于大批量生产。用于电、离子束扫描曝光，适宜于试验性器件、要求分辨率特别高的器件、少量生产的器件。CAD28

图形刻蚀技术（EtchingTechnology)

虽然，光刻和刻蚀是两个不同的加工工艺，但因为这两个工艺只有连续进行，才能完成真正意义上的图形转移。在工艺线上，这两个工艺是放在同一工序，因此，有时也将这两个工艺步骤统称为光刻。

湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法。干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的。29

湿法刻蚀是将刻蚀材料浸泡在腐蚀液内进行腐蚀的技术。它是一种纯化学刻蚀，具有优良的选择性，它刻蚀完当前薄膜就会停止，而不会损坏下面一层其他材料的薄膜。在硅片表面清洗及图形转换中，湿法刻蚀一直沿用至20世纪70年代中期，即一直到特征尺寸开始接近膜厚时。因为所有的半导体湿法刻蚀都具有各向同性，所以无论是氧化层还是金属层的刻蚀，横向刻蚀的宽度都接近于垂直刻蚀的深度。此外，湿法刻蚀还受更换槽内腐蚀液而必须停机的影响。目前，湿法工艺一般被用于工艺流程前面的硅片准备阶段和清洗阶段。而在图形转换中，干法刻蚀已占据主导地位。30优点：1、应用范围广，适用于几乎所有材料。

2、选择性强，易于光刻胶的掩蔽和刻蚀终点的控制。

3、简单易行，成本低，适宜于大批量加工。缺点：1、一般为各向同性腐蚀，容易出现侧向钻蚀。

2、由于液体存在表面张力，不适宜于腐蚀极细的线条。

3、化学反应时往往伴随放热与放气，导致腐蚀不均匀。湿法化学刻蚀

31刻蚀转移图形的三种常见情况

32

常用腐蚀液举例1、SiO2

腐蚀液：BHF:28mlHF（腐蚀剂)+170mlH2O+113gNH4F（缓冲剂）2、Si腐蚀液：

Dashetch:1mlHF+3mlHNO3+10mlCH3COOH（冰醋酸）

Sirtletch:50mlHF+50gCrO3+100mlH2O（显示微缺陷）3、Si3N4

腐蚀液：H3PO4(180oC)4、采用SiO2层做为掩膜，利用KOH的水溶液与异丙醇（IPA）相混合对（100）晶向的硅表面进行腐蚀，可以得到V形的沟糟。5、Al腐蚀液：4mlH3PO4+1mlHNO3+4mlCH3COOH+1mlH2O，（35nm/min）33常见湿法蚀

刻

技

术

腐蚀液被腐蚀物H3PO4(85%):HNO3(65%):CH3COOH(100%):H2O:NH4F(40%）=76：3：15：5：0.01AlNH4(40%):HF(40%)=7:1SiO2,PSGH3PO4(85%)Si3N4HF(49%):HNO3(65%):CH3COOH(100%)=2:15:5SiKOH(3%~50%)各向异向SiNH4OH:H2O2(30%):H2O=1:1:5HF(49%):H2O=1:100Ti,CoHF(49%):NH4F(40%)=1:10TiSi234一般清洗技术工艺清洁源容器清洁效果剥离光刻胶氧等离子体平板反应器刻蚀胶去聚合物H2SO4:H2O=6:1溶液槽除去有机物去自然氧化层HF:H2O<1:50溶液槽产生无氧表面旋转甩干氮气甩干机无任何残留物RCA1#(碱性)NH4OH:H2O2:H2O=1:1:1.5溶液槽除去表面颗粒RCA2#(酸性)HCl:H2O2:H2O=1:1:5溶液槽除去重金属粒子DI清洗去离子水溶液槽除去清洗溶剂35

干法刻蚀是用等离子体进行薄膜刻蚀的技术。它是硅片表面物理和化学两种过程平衡的结果。在半导体刻蚀工艺中，存在着两个极端：离子铣是一种纯物理刻蚀，可以做到各向异性刻蚀，但不能进行选择性刻蚀；而湿法刻蚀如前面所述则恰恰相反。人们对这两种极端过程进行折中，得到目前广泛应用的一些干法刻蚀技术。例如；反应离子刻蚀(RIE--ReactiveIonEtching)和高密度等离子体刻蚀(HDP)。这些工艺都具有各向异性刻蚀和选择性刻蚀的特点。反应离子刻蚀通过活性离子对衬底的物理轰击和化学反应双重作用刻蚀。具有溅射刻蚀和等离子刻蚀两者的优点，同时兼有各向异性和选择性好的优点。目前，RIE已成为VLSI工艺中应用最广泛的主流刻蚀技术。36

干法刻蚀借助等离子体中，产生的粒子轰击刻蚀区，是各向异性的刻蚀技术，即在被刻蚀的区域内，各个方向上的刻蚀速度不相同。湿法刻蚀是各向同性的刻蚀方法，利用化学反应过程去除待刻蚀区域的薄膜材料。通常，氮化硅、多晶硅、金属以及合金材料采用干法刻蚀技术，二氧化硅采用湿法刻蚀技术，有时金属铝也采用湿法刻蚀技术。通过刻蚀，或者是形成了图形线条，如多晶硅条、铝条等，或者是裸露了硅本体，为将来的选择掺杂确定了掺杂的窗口。37光罩/光刻掩膜版检测

光罩是高精密度的石英平板，是用来制作晶圆上电子电路图像，以利集成电路的制作。光罩必须是完美无缺，才能呈现完整的电路图像，否则不完整的图像会被复制到晶圆上。光罩检测机台则是结合影像扫描技术与先进的影像处理技术，捕捉图像上的缺失。

当晶圆从一个制程往下个制程进行时，图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断线、短路、以及其它各式各样的问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深亚微米范围之瑕疵检测。

一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。

38

2.氧化工艺

氧化：制备SiO2层

SiO2的性质及其作用

SiO2是一种十分理想的电绝缘材料，它的化学性质非常稳定，室温下它只与氢氟酸发生化学反应39氧化硅层的主要作用

1.

在MOS电路中作为MOS器件的绝缘栅介质，器件的组成部分

2.扩散时的掩蔽层，离子注入的(有时与光刻胶、Si3N4层一起使用)阻挡层

3.作为集成电路的隔离介质材料

4.作为电容器的绝缘介质材料

5.作为多层金属互连层之间的介质材料

6.作为对器件和电路进行钝化的钝化层材料40SiO2的制备方法

热氧化法干氧氧化水蒸汽氧化湿氧氧化干氧－湿氧－干氧(简称干湿干)氧化法氢氧合成氧化化学气相淀积法热分解淀积法溅射法41进行干氧和湿氧氧化的氧化炉示意图42

3.掺杂工艺（扩散与离子注入）

通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构。掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的Ⅲ价元素，如硼，或Ⅴ价元素，如磷、砷等掺入半导体衬底。43掺杂：将需要的杂质掺入特定的半导体区域中，以达到改变半导体电学性质，形成PN结、电阻、欧姆接触磷(P)、砷(As)—N型硅硼(B)—P型硅掺杂工艺：扩散、离子注入44扩散替位式扩散：杂质离子占据硅原子的位：Ⅲ、Ⅴ族元素一般要在很高的温度(950～1280℃)下进行，横向扩散严重。但对设备的要求相对较低。磷、硼、砷等在二氧化硅层中的扩散系数均远小于在硅中的扩散系数，可以利用氧化层作为杂质扩散的掩蔽层间隙式扩散：杂质离子位于晶格间隙：Na、K、Fe、Cu、Au等元素扩散系数要比替位式扩散大6～7个数量级（绝对不许用手摸硅片—防止Na+沾污。）45

例如，在N型衬底上掺硼，可以使原先的N型衬底电子浓度变小，或使N型衬底改变成P型；如在N型衬底表面掺磷，可以提高衬底的表面杂质浓度。掺杂分为热扩散法掺杂和离子注入法掺杂。由光刻工艺(刻蚀)为掺杂确定掺杂的区域，在需要掺杂处(即掺杂窗口)裸露出硅衬底，非掺杂区则用一定厚度的二氧化硅或者氮化硅等薄膜材料进行屏蔽。离子注入则常采用一定厚度的二氧化硅、光刻胶或这两层材料同时作为掺杂屏蔽。46

对P型衬底，如果将一定浓度的Ⅴ价元素掺入，将使原先的P型衬底空穴浓度变低，或使P型衬底改变为N型。同样的，如果在P型衬底表面掺硼，将提高P型衬底的表面浓度。所谓热扩散掺杂就是利用原子在高温下的扩散运动，使杂质原子从浓度很高的杂质源向硅中扩散并形成一定的分布。热扩散通常分两个步骤进行：预淀积和再分布。预淀积是在高温下，利用杂质源，如硼源、磷源等，对硅片上的掺杂窗口进行扩散，在窗口处形成一层较薄但具有较高浓度的杂质层。这是一种恒定表面源的扩散过程。47

再分布是利用预淀积所形成的表面杂质层做杂质源，在高温下将这层杂质向硅体内扩散的过程。通常再分布的时间较长，通过再分布，可以在硅衬底上形成一定的杂质分布和结深。再分布是限定表面源扩散过程。

48

杂质横向扩散示意图柱面平面球面xJxJScSc横向扩展宽度=0.8xj立体图剖面图49铂固态源扩散：如B2O3、P2O5、BN等50

利用液态源进行扩散的装置示意图51离子注入离子注入是另一种掺杂技术，离子注入掺杂也分为两个步骤：离子注入和退火再分布。离子注入是通过高能离子束轰击硅片表面，在掺杂窗口处，杂质离子被注入硅本体，在其他部位，杂质离子被硅表面的保护层屏蔽，完成选择掺杂的过程。进入硅中的杂质离子在一定的位置形成一定的分布。通常，离子注入的深度(平均射程)较浅且浓度较大，必须重新使它们再分布。掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定。52

同时，由于高能粒子的撞击，导致硅结构的晶格发生损伤。为恢复晶格损伤，在离子注入后要进行退火处理，根据注入的杂质数量不同，退火温度在450℃~950℃之间，掺杂浓度大则退火温度高，反之则低。在退火的同时，掺入的杂质同时向硅体内进行再分布，如果需要，还要进行后续的高温处理以获得所需的结深和分布。离子注入技术以其掺杂浓度控制精确、位置准确等优点，正在取代热扩散掺杂技术，成为VLSI工艺流程中掺杂的主要技术。53

离子注入的优点：掺杂的均匀性好温度低：可小于600℃

可以精确控制杂质分布可以注入各种各样的元素横向扩展比扩散要小得多可以对化合物半导体进行掺杂54离子注入系统的原理示意图55离子注入技术在IC制造中的应用

随着离子注入技术的发展，它的应用也越来越广泛，尤其是在集成电路中的应用发展最快。由于离子注入技术具有很好可控性和重复性，这样设计者就可根据电路或器件参数的要求，设计出理想的杂质分布，并用离子注入技术实现这种分布。离子注入技术在IC制造中的应用

1)对MOS晶体管阈值电压的控制

2)自对准金属栅结构

3)离子注入在CMOS结构中的应用5657退火退火：也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火。根据注入的杂质数量不同，退火温度一般在450~950℃之间。

激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到激活杂质的作用消除损伤退火方式：炉退火，可能产生横向扩散！快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源(如卤光灯、电弧灯、石墨加热器、红外设备等)58

4.制膜

（制作各种材料的薄膜）氧化：制备SiO2层SiO2的性质及其作用SiO2是一种十分理想的电绝缘材料，它的化学性质非常稳定，室温下它只与氢氟酸发生化学反应59二氧化硅层的主要作用

①在MOS电路中作为MOS器件的绝缘栅介质，是MOS器件的组成部分

②扩散时的掩蔽层，离子注入的(有时与光刻胶、Si3N4层一起使用)阻挡层

③作为集成电路的隔离介质材料

④作为电容器的绝缘介质材料

⑤作为多层金属互连层之间的介质材料

⑥作为对器件和电路进行钝化的钝化层材料60氧化及热处理硅氧化成二氧化硅工艺是集成电路工艺的又一个重要的工艺步骤。氧化工艺之所以重要是因为在集成电路的选择掺杂工艺中，二氧化硅层是掺杂的主要屏蔽层，同时由于二氧化硅是绝缘体，所以，它又是引线与衬底，引线与引线之间的绝缘层。氧化工艺是将硅片置于通有氧气气氛的高温环境内，通过到达硅表面的氧原子与硅的作用形成二氧化硅。61改进的氧化炉62

在表面已有了二氧化硅后，由于这层已生成的二氧化硅对氧的阻碍，氧化的速度是逐渐降低的。由于硅和二氧化硅的晶格尺寸的差异，每生长1μm的二氧化硅，约需消耗0.44μm的硅。氧化工艺是一种热处理工艺。在集成电路制造技术中，热处理工艺除了氧化工艺外，还包括前面介绍的退火工艺、再分布工艺，以及回流工艺等。回流工艺是利用掺磷的二氧化硅在高温下易流动的特性，来减缓芯片表面的台阶陡度，减小金属引线的断条情况。63SiO2的制备方法热氧化法干氧氧化水蒸汽氧化湿氧氧化干氧－湿氧－干氧(简称干湿干)氧化法氢氧合成氧化化学气相淀积法热分解淀积法溅射法64进行干氧和湿氧氧化的氧化炉示意图65

干法氧化通常用来形成栅极二氧化硅膜，要求薄、界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时，膜厚与时间成正比。SiO2膜变厚时，膜厚与时间的平方根成正比。因而，要形成较

厚的SiO2膜，需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时，因OH基在SiO2膜中的扩散系数比O2的大。氧化反应时，Si

表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。66CVD与PVD

化学气相淀积(ChemicalVaporDeposition)是通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程

CVD技术特点：具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的SiO2、多晶硅、非晶硅、氮化硅、金属(钨、钼)等67常用的CVD技術有：(1)常压化学气相淀积（APCVD）；(2)低压化學气相淀积（LPCVD）；(3)等离子增强化學气相淀积（PECVD）较为常见的CVD薄膜包括有：

二氧化硅（通常直接称为氧化层）

氮化硅

多晶硅

难熔金属与这类金属之其硅化物68常压化学汽相淀积(NPCVD)

(Normal

Pressure

CVD)常压化学气相淀积(APCVD/NPCVD)是指在大气压下进行的一种化学气相淀积的方法，这是化学气相淀积最初所采用的方法。这种工艺所需的系统简单，反应速度快，并且其淀积速率可超过1000埃/min，特别适于介质淀积，但是它的缺点是均匀性较差，所以，APCVD一般用在厚的介质淀积。69

NPCVD为最简单的CVD法，使用于各种领域中。其一般装置是由(1)输送反应气体至反应炉的载气体精密装置；(2)使反应气体原料气化的反应气体气化室；(3)反应炉；(4)反应后的气体回收装置等所构成。其中中心部分为反应炉，炉的形式可分为四个种类，这些装置中重点为如何将反应气体均匀送入，故需在反应气体的流动与基板位置上用心改进。当为水平时，则基板倾斜；当为纵型时，着反应气体由中心吹出，且使基板夹具回转。而汽缸型亦可同时收容多数基板且使夹具旋转。为扩散炉型时，在基板的上游加有混和气体使成乱流的装置。70

APCVD反应器的结构示意图71低压化学汽相淀积(LPCVD)随着半导体工艺特征尺寸的减小，对薄膜的均匀性要求及膜厚的误差要求不断提高，出现了低压化学气相淀积(LPCVD)。低压化学气相淀积是指系统工作在较低的压强下的一种化学气相淀积的方法。LPCVD技术不仅用于制备硅外延层，还广泛用于各种无定形钝化膜及多晶硅薄膜的淀积，是一种重要的薄膜淀积技术。72低压化学气相淀积(LPCVD)主要特征：(1)由于反应室内压力减少至10-1000Pa而反应气体，载气体的平均自由行程及扩散常数变大，因此，基板上的膜厚及相对阻抗分布可大为改善。反应气体的消耗亦可减少；(2)反应室成扩散炉型，温度控制最为简便，且装置亦被简化，结果可大幅度改善其可靠性与处理能力(因低气压下，基板容易均匀加热)，因基可大量装荷而改善其生产性。73

LPCVD反应器的结构示意图74等离子增强化学汽相淀积(PECVD)等离子体增强化学气相淀积(PECVD)是指采用高频等离子体驱动的一种气相淀积技术，是一种射频辉光放电的物理过程和化学反应相结合的技术。该气相淀积的方法可以在非常低的衬底温度下淀积薄膜，例如在铝(A1)上淀积Si02。工艺上等离子体增强化学气相淀积主要用于淀积绝缘层。75

平行板型PECVD反应器的结构示意图76

金属CVD

由于LPCVD具有诸多优点，因此它为金属淀积提供了另一种选择。金属化学气相淀积是一个全新的气相淀积的方法，利用化学气相淀积的台阶覆盖能力好的优点，可以实现高密度互联的制作。利用LPCVD淀积钨来填充通孔。温度约300℃。这可以和淀积铝膜工艺相适应。金属进入接触孔时台阶覆盖是人们最关心的问题之一，尤其是对深亚微米器件，溅射淀积金属薄膜对不断增加的高纵横比结构的台阶覆盖变得越来越困难。在旧的工艺中，为了保证金属覆盖在接触孔上，刻蚀工艺期间必须小心地将侧壁刻成斜坡，这样金属布线时出现“钉头”(见图)。“钉头”将显著降低布线密度。如果用金属CVD，就可以避免“钉头”的出现，从而布线密度得到提高。钨是当前最流行的金属CVD材料。77

钨作为阻挡层金属，它的淀积可以通过硅与六氟化钨（WF6）气体进行反应。其反应式为：2WF6+3Si2→2W+3SiF478外延生长法(epitaxial

growth)

外延生长法(epitaxial

growth)能生长出和单晶衬底的原子排列同样的单晶薄膜。在双极型集成电路中，为了将衬底和器件区域隔离(电绝缘)，在P型衬底上外延生长N型单晶硅层。在MOS集成电路中也广泛使用外延生长法，以便容易地控制器件的尺寸，达到器件的精细化。此时，用外延生长法外延一层杂质浓度低(约10~15

cm-3)的供形成的单晶层、衬底则为高浓度的基片，以降低电阻，达到基极电位稳定的目的。外延生长法可以在平面或非平面衬底生长、能获得十分完善的结构。外延生长法可以进行掺杂，形成n-和p-型层，设备为通用外延生长设备，生长温度为300

℃~900

℃，生长速率为0.2μm-2μm/min，厚度0.5μm-100μm，外延层的外貌决定于结晶条件，并直接获得具有绒面结构表面外延层。生长有外延层的晶体片叫做外延片

79二氧化硅的化学汽相淀积：可以作为金属化时的介质层，而且还可以作为离子注入或扩散的掩蔽膜，甚至还可以将掺磷、硼或砷的氧化物用作扩散源低温CVD氧化层：低于500℃中等温度淀积：500～800℃高温淀积：900℃左右80多晶硅的化学汽相淀积：利用多晶硅替代金属铝作为MOS器件的栅极是MOS集成电路技术的重大突破之一，它比利用金属铝作为栅极的MOS器件性能得到很大提高，而且采用多晶硅栅技术可以实现源漏区自对准离子注入，使MOS集成电路的集成度得到很大提高。氮化硅的化学汽相淀积：中等温度(780～820℃)的LPCVD或低温(300℃)PECVD方法淀积81淀积多晶硅淀积多晶硅一般采用化学汽相淀积（LPCVD）的方法。利用化学反应在硅片上生长多晶硅薄膜。适当控制压力、温度并引入反应的蒸汽，经过足够长的时间，便可在硅表面淀积一层高纯度的多晶硅。

淀积PGS与淀积多晶硅相似，只是用不同的化学反应过程，这里不一一介绍了。82

在集成电路工艺中，通过CVD技术淀积的薄膜有重要的用途。例如，氮化硅薄膜可以用做场氧化(一种很厚的氧化层，位于芯片上不做晶体管、电极接触的区域，称为场区)的屏蔽层。因为氧原子极难通过氮化硅到达硅，所以，在氮化硅的保护下，氮化硅下面的硅不会被氧化。又如外延生长的单晶硅，是集成电路中常用的衬底材料。众所周知的多晶硅则是硅栅MOS器件的栅材料和短引线材料。83

5.接触与互连

Al是目前集成电路工艺中最常用的金属互连材料,但Al连线也存在一些比较严重的问题电迁移严重、电阻率偏高、浅结穿透等

Cu连线工艺有望从根本上解决该问题IBM、Motorola等已经开发成功目前，互连线已经占到芯片总面积的70～80%；且连线的宽度越来越窄，电流密度迅速增加84

物理气相淀PVD主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。PVD以真空、溅射、离子化或离子束等方法使純金属揮發，与碳化氫、氮气等气体作用，加熱至400～600℃（約1～3小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等1～10μm厚之微細粒狀薄膜。

PVD可分為三种技術：

(1)蒸鍍（Evaporation）；

(2)分子束外延成長（MolecularBeamEpitaxyMBE）；

(3)濺鍍（Sputter）85

PVD技术有两种基本工艺：蒸镀法和溅镀法。前者是通过把被蒸镀物质(如铝)加热，利用被蒸镀物质在高温下(接近物质的熔点)的饱和蒸气压，来进行薄膜沉积；后者是利用等离子体中的离子，对被溅镀物质电极进行轰击，使气相等离子体内具有被溅镀物质的粒子，这些粒子沉积到硅表面形成薄膜。在集成电路中应用的许多金属或合金材料都可通过蒸镀或溅镀的方法制造。淀积铝也称为金属化工艺，它是在真空设备中进行的。在硅片的表面形成一层铝膜。86蒸发原理图电子束蒸发示意图真空蒸发示意图87真空蒸发示意图88基片加热器基片架基片真空室钟罩蒸发料蒸发源加热电极电阻加热金属舟抽气真空蒸发示意图89（2）蒸发工艺流程（蒸铝膜）（a）挂铝丝（99.99%纯度），将硅片置于衬底加热器上，转动活动挡板，使之位于蒸发源与硅片之间，盖好钟罩。（b）抽真空：开动机械泵，打开低真空阀，待真空度高于1.3Pa后，关低真空阀，开高真空阀，转到用扩散泵抽高真空。（c）硅片加热：当真空度抽到6.7

10-3Pa后，开始加温，使衬底温度升到约400℃，恒温数分钟以除去硅片表面吸附的污物，然后降温。（d）蒸发：衬底温度降至150℃且真空度达到6.7

10-3Pa以上，逐步加热蒸发源使之熔化后附在钨丝上，先使铝中高蒸汽压杂质挥发掉（提高铝的纯度），然后迅速增大加热电流到一定值，打开挡板，使铝蒸发到硅片上。蒸发完毕转回挡板，并停止蒸发源加热。（e）取片：待硅片温度降至150℃以下，关闭高真空阀，关闭扩散泵电源，对真空室放气，打开钟罩，取出硅片。90溅射镀膜溅射镀膜的基本原理用高能粒子（经电场加速的正离子）冲击作为阴极的固态靶，靶原子与这些高能粒子交换能量后从表面飞出，淀积在作为阳极的硅片上，形成薄膜。直流二极溅射台高频溅射台91铜制程技术

在传统铝金属导线无法突破瓶颈之情况下，经过多年的研究发展，铜导线已经开始成为半导体材料的主流，由于铜的电阻值比铝还小，因此可在较小的面积上承载较大的电流，让厂商得以生产速度更快、电路更密集，且效能可提升约30~40％的芯片。亦由于铜的抗电子迁移能力比铝好，因此可减轻其电移作用，提高芯片的可靠度。在半导体制程设备供货商中，只有应用材料公司能提供完整的铜制程全方位解决方案与技术，包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨CMP等。

92

AMD最新推出的“雷鸟”系列CPU，全面采用了铜制造技术，有效的提高了CPU性能，并降低了CPU生产成本。

所谓铜技术实际上是采用铜这种优良的导体来代替铝用于集成电路中晶体管间的互联，从而可以在相同条件下减少约40％的功耗，并能轻易实现更快的主频。比如IBM公司为苹果公司的新型iBook提供经过特殊设计的铜工艺芯片，这种耗能很低的芯片可以使iBook能够用一块电池工作一整天。93铜技术的优势主要表现在以下几个方面：

一是铜的导电性能优于现在普遍应用的铝，而且铜的电阻小，发热量小，从而可以保证处理器在更大范围内的可靠性；

其二采用0.13mm以下及铜工艺芯片制造技术将有效提高芯片的工作频率；并能减小现有管芯的体积。不过铜技术的专利绝大多数掌握在IBM和Motorola公司手中，而非一项公开的技术，所以Intel认为铜技术只有在0.13mm以下的生产工艺中才能产生效益，计划在1GHz以上的CPU中才采用该技术。

94化

学

机

械

研抛光技

术

化学机械研磨技术（化学机械抛光，CMP）兼具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。

在CMP制程的硬设备中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响CMP制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。95

钝化工艺在集成电路制作好以后，为了防制外部杂质，如潮气、腐蚀性气体、灰尘侵入硅片，通常在硅片表面加上一层保护膜，称为钝化。目前，广泛采用的是氮化硅做保护膜，其加工过程是在450°C以下的低温中，利用高频放电，使和气体分解，从而形成氮化硅而落在硅片上。

96

Salicide工艺淀积多晶硅、刻蚀并形成侧壁氧化层；淀积Ti或Co等难熔金属RTP（快速热处理）并选择腐蚀侧壁氧化层上的金属；最后形成Salicide（自对准多晶硅/硅化物）结构97小结几个概念场区有源区栅结构材料Al-二氧化硅结构多晶硅-二氧化硅结构难熔金属硅化物/多晶硅-二氧化硅结构98

6.集成电路封装6.1集成电路封装工艺流程6.2封装的作用6.3封装类型996.1集成电路封装工艺流程图管芯键合100

6.2封装的作用封装是集成电路制造中的一项关键工艺。是為了制造出所生產的电路的保护層，避免电路受到机械性刮傷或是高溫破坏。典型的封装过程(双列直插式)。它是先从硅片上切割得到芯片(称为划片)，再将合格的芯片粘接在底座的基板上，用引线键合技术(wirebonding)将芯片上的压焊块与引脚端口连接起来(称为组装)，然后塑料或陶瓷封装技术将芯片包装或密封起来形成外壳(称为包封)，使集成电路能在各种环境和工作条件下稳定、可靠地工作。101102103104105106107

对封装的要求有以下几个方面：

(1)对芯片起到保护作用，封装后使芯片不受外界因素的影响而损坏，不因外部条件变化而影响芯片的正常工作；

(2)封装后芯片通过外引出线(或称引脚)与外部系统有方便和可靠的电连接；

(3)将芯片在工作中产生的热能通过封装外壳散播出去，从而保证芯片温度保持在最高额度之下；

(4)使芯片与外部系统实现可靠的信号传输，保持信号的完整性。除上述基本要求外，还希望封装为使用和测试提供标准的引脚节距，希望封装材料能与系统(如PCB板)所使用的材料在热膨胀系数上相匹配或进行补偿等。108随着集成技术的发展，如芯片尺寸的加大、工作频率的提高、使用功率的增大、引脚数目的增多等，对封装技术提出了越来越高的要求，特别是电子整机系统的微型化、轻量化和便携移动化更强烈地要求集成电路的封装向微小型化、多引脚数化和低成本发展。封装成本已成为一个突出的问题。随着芯片制造工艺水平和芯片成本串的提高，芯片本身的成本正不断下降，从而使封装成本在总制造成本的比重不断上升，某些产品的封装成本已超过芯片的制造成本，因而改进封装技术、提高封装质量、降低封装成本、提高封装成品率己成为降低集成电路总成本的关键因素。109

6.3封装类型封装有两大类；一类是通孔插入式封装(through-holepackage)；另—类为表面安装式封装(surfacemountedpackage)。每一类中又有多种形式。表l和表2是它们的图例，英文缩写、英文全称和中文译名。图6示出了封装技术在小尺寸和多引脚数这两个方向发展的情况。

DIP是20世纪70年代出现的封装形式。它能适应当时多数集成电路工作频率的要求，制造成本较低，较易实现封装自动化印测试自动化，因而在相当一段时间内在集成电路封装中占有主导地位。110但DIP的引脚节距较大(为2.54mm)，并占用PCB板较多的空间，为此出现了SHDIP和SKDIP等改进形式，它们在减小引脚节距和缩小体积方面作了不少改进，但DIP最大引脚数难以提高(最大引脚数为64条)且采用通孔插入方式，因而使它的应用受到很大限制。为突破引脚数的限制，20世纪80年代开发了PGA封装，虽然它的引脚节距仍维持在2.54mm或1.77mm，但由于采用底面引出方式，因而引脚数可高达500条～600条。111112113114115英文缩写英文全称中文名DIPDualin-linepackage双列直插式封装SKDIPSkinnyDIP宽度变窄型双列直插式封装SHDIPShrinkDIP长度缩小型双列直插式封装SIPSinglein-linepackage单列直插式封装ZIPZigzagin-linepackage单边交错直插式封装PGAPingridarray针栅阵列式封装116英文缩写英文全称中文名SOPSmalloutlinePackage小外型封装SOJJ-leadSOPJ型引线小外型封装TSOPThinSOP薄型小外型封装QFPQuadflatpackage四边出脚扁平封装SSOPShrinkSOP长度缩小型小外型封装117英文缩写英文全称中文名TQFPThinQFP薄型四边出脚扁平封装PLCCPlasticleadedchipcarrier塑料J型有引线片式载体封装LCC或CLCCCeramicleadlesschipcarrier陶瓷无引线片式载体封装BGABallgridarray球焊阵列式封装TABTapeautomatedbounding基带自动焊接式封装CSPChipscalepackage芯片尺寸级封装118

随着表面安装技术

(surfacemountedtechnology,SMT)的出现，DIP封装的数量逐渐下降，表面安装技术可节省空间，提高性能，且可放置在印刷电路板的上下两面上。SOP应运而生，它的引脚从两边引出，且为扁平封装，引脚可直接焊接在PCB板上，也不再需要插座。它的引脚节距也从DIP的2.54mm减小到1.77mm。后来有SSOP和TSOP改进型的出现，但引脚数仍受到限制。119

QFP也是扁平封装，但它们的引脚是从四边引出，且为水平直线，其电感较小，可工作在较高频率。引脚节距进一步降低到1.00mm，以至0.65mm和0.5mm，引脚数可达500条，因而这种封装形式受到广泛欢迎。但在管脚数要求不高的情况下，SOP以及它的变形SOJ(J型引脚)仍是优先选用的封装形式，也是目前生产最多的一种封装形式。120

据1998年统计，DIP在封装总量中所占份额为15%，SOP在封装总量中所占57%，

QFP则占12%。预计今后DIP的份额会进一步下降，SOP也会有所下降，而QFP会维持原有份额，三者的总和仍占总封装量的80%。以上三种封装形式又有塑料包封和陶瓷包封之分。塑料包封是在引线键合后用环氧树脂铸塑而成，环氧树脂的耐湿性好，成本也低，所以在上述封装中占有主导地位。陶瓷封装具有气密性高的特点，但成本较高，在对散热性能、电特性有较高要求时，或者用于国防军事需求时，常采用陶瓷包封。121

PLCC是一种塑料有引脚(实际为J形引脚)的片式载体封装(也称四边扁平J形引脚封装QFJ(quadflatJ-leadpackage))，所以采用片式载体是因为有时在系统中需要更换集成电路，因而先将芯片封装在一种载体(carrier)内，然后将载体插入插座内，载体和插座通过硬接触而导通的。这样在需要时，只要在插座上取下载体就可方便地更换另一载体。

LCC称陶瓷无引脚式载体封装(实际有引脚但不伸出。它是镶嵌在陶瓷管壳的四侧通过接触而导通)。有时也称为CLCC，但通常不加C