数字逻辑设计 - 组合逻辑第二部分

组合逻辑2Combinational

LogicDigital

Systems

Design2ZDMC

–

Lec.

#4复习

组合电路的基本概念组合电路的设计方法组合电路的模块设计

优先编码器

Priority

Encoder

译码器

Decoder本节内容

选择器Multiplexer加法器Adder比较器Comparator采用模块组件实现组合电路输入输出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111Digital

Systems

Design3ZDMC

–

Lec.

#4一、普通编码器

特点：任何时刻只允许输入一个编码信号。例：3位二进制普通编码器'

'

'

'

'

'

'

'

'

'

'

'

'

''

'

'

'

'

'

'

'

'

'

'

'

'

'Y2

I7I6I5I4I3I2I1I0

I7I6I5I4I3I2I1I0

I7I6I5I4I3I2I1I0

I7I6I5I4I3I2I1I0复习Digital

Systems

Design4ZDMC

–

Lec.

#4利用无关项化简，得：

Y2

I4

I5

I6

I7

Y1

I2

I3

I6

I7

Y0

I1

I3

I5

I7任何时候只有一个输入时激活的，或有两个输入同时激活，则输入就会产生一个没有定义的组合。对于这个不确定因素，编码器必须建立优先机制，使得只有一个输出被编码。复习输入输出I0I1I2I3I4I5I6I7Y2Y1Y0XXXXXXX1111XXXXXX10110XXXXX100101XXXX1000100XXX10000011XX100000010X100000000110000000000Y2

I7

I7I6

I7I6I5

I7I6I5I4Digital

Systems

Design5ZDMC

–

Lec.

#4

特点：允许同时输入两个以上的编码信号，但只对其中优先权最高的一个进行编码。例：8线-3线优先编码器（设I7优先权最高…I0优先权最低）

'

'

'

'

'

'

A

A'B

A

BY2

I7

I6

I5

I4

复习二、优先编码器Digital

Systems

Design6ZDMC

–

Lec.

#4低电

平

复习实例：74HC148Digital

Systems

Design7ZDMC

–

Lec.

#4号'

'

'

'

'

''

'

'

''''

复习

Y2

(I7

I6

I5

I4)'

选

通

信

号

Y2

[(I7

I6

I5

I4)S]'Y2

[(I7

I6

I5

I4)S]'Y1'

[(I7

I6

I5I4I3

I2I4I5)S]'Y0

[(I7

I6I5

I3I4I6

I1I2I4I6)S]'

选

通

信Digital

Systems

Design8ZDMC

–

Lec.

#4附加输出信号'

'

'

'

'

'

'

'

''

'

'

'

'

'

'

'

'YS

(I7I6I5I4I3I2I1I0S)'YEX

[(I7I6I5I4I3I2I1I0S)'

S]'

[(I7

I6

I5

I4

I3

I2

I1

I0)S]'为0时，电路工作

无编码输入为0时，电路工作

有编码输入复习输入输出S''''''''I0I1I2I3I4I5I6I7'''Y2Y1Y0''YSYEX1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110Digital

Systems

Design9ZDMC

–

Lec.

#4复习YEXDigital

Systems

Design10ZDMC

–

Lec.

#41100

状态不工作工作，但无输入工作，且有输入不可能出现''YS

1

0

1

0

复习74148

encoder

附加输出信号的状态及含义Digital

Systems

Design11ZDMC

–

Lec.

#4控制端扩展功能举例：

例：用两片8线-3线优先编码器74148其中，16线-4线优先编码器

的优先权最高···'A15复习Digital

Systems

Design1210101100

状态

不工作

工作，但无输入

工作，且有输入

不可能出现ZDMC

–

Lec.

#4复习第(1)片

YEX

0时表示对A15

~

A8的编码Digital

Systems

Design13ZDMC

–

Lec.

#4

第一片为高优先权只有(1)无编码输入时，(2)才允许工作

'

'

'低3位输出应是两片的输出的“或”复习Digital

Systems

Design14ZDMC

–

Lec.

#4输入输出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000Digital

Systems

Design15ZDMC

–

Lec.

#4译码器

译码：将每个输入的二进制代码译成对应的输出高、低电平信号。常用的有：二进制译码器，二-十进制译码器，显示译码

器等一、二进制译码器例：3线—8线译码器复习输入输出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000Digital

Systems

Design16ZDMC

–

Lec.

#4真值表逻辑表达式：'

''

''

'

'

复习Y0

A2A1A0

m0Y1

A2A1A0

m1Y2

A2A1A0

m2...Y7

A2A1A0

m7Digital

Systems

Design17ZDMC

–

Lec.

#4低电平

输出

译码器Decoder实例：74HC138

(复习)

附加

控制端

S

S3S2S1Yi'

(S

mi)'输入输出S1''S2

S3A2A1A0''''''''Y7Y6Y5Y4Y3Y2Y1Y00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101111111011101111111Digital

Systems

Design18ZDMC

–

Lec.

#474HC138的功能表：（复习）Digital

Systems

Design19ZDMC

–

Lec.

#4用译码器设计组合逻辑电路

基本原理

一个译码器提供n个输入变量的2n个最小项，译码

器的输出由每一组输入唯一确定。

任何布尔函数可以表示成最小项之和。

任何组合电路由n个输入，m个输出可用n-to-

2n-line

译码器和m个或门实现。复习复习

)

,

,

(

5

3

2

3

m

C

AB

B

A

Z

'

)

(

)

,

,

(

5

3

2

3

5

3

2

m

m

m

m

Z

4

ABC

C

B

BC

A

Z

'

)

(

)

,

,

,

(

7

4

2

0

4

7

4

2

0

m

m

m

m

m

Z

)

,

,

,

(

7

4

2

0

m20Digital

Systems

Design

ZDMC

–

Lec.

#4译码器设计组合电路例子例：利用74HC138设计一个多输出的组合逻辑电路，输出逻辑函数式为：Z4

A'BC'

B'C'

ABCZ1

AC'

A'BC

AB'CZ2

BC

A'B'CZ3

A'B

AB'C'

'

'

''

''

'

''

'

'

'Z1

AC'

A'BC

AB'C

m(3,4,5,6)

Z1

m(3,4,5,6)

(m3m4m5m6)'Z2

BC

A'B'C

m(1,3,7)

Z2

m(1,3,7)

(m1m3m7)'Digital

Systems

Design21ZDMC

–

Lec.

#4数据选择器

Multiplexers

数据选择器是从多路输入线中选择其中的一路到输出线的一种组合电路。二选一数据选择器：

数据输入线D0-D1

选择线A0

输出线Y电路图表达式：Y=A0’D0+A0D1D0D1A0YA1A0Y00D001D110D211D3224选1

Multiplexer

四选一数据选择器逻辑图

D0

D1

D2

D3

A1

A0Digital

Systems

Design

功能表

Y

逻辑函数式Y=

A1’A0’D0+A1’A0D1+A1A0’D2+A1A0D3

ZDMC

–

Lec.

#4Digital

Systems

Design23ZDMC

–

Lec.

#4采用数据选择器设计组合电路

基本原理

Y=

D0A1’A0’

+D1A1’A0+D2A1A0’

+

D3A1A0

具有n-1位地址输入的数据选择器，可实现n个变

量布尔函数。

数据选择器就是一个带或（OR）

门的译码器

D0

D1

Y

D2

D3

A1

A0S

(A

BCI

'

A

BCI

ABCI

ABCI

')'CO

(A

B'

BCI

'

ACI

')'Digital

Systems

Design24ZDMC

–

Lec.

#4A00001111输

B

0

0

1

1

0

0

1

1入

CI

0

1

0

1

0

1

0

1输S01101001出

CO

0

0

0

1

0

1

1

1'

'

'

'

'

'

'74LS18374HC183全加器Full

Adder,

FA

将两个1位二进制数A,B及来自低位的进位CI相加Digital

Systems

Design25ZDMC

–

Lec.

#4

加法器：半加器Half

Adder,

HA半加器，不考虑来自低位的进位，将两个1位的二进制数相加.我们指定符号S(for

sum)

and

CO(for

carry)

to

the

outputs。输入为A和B。0011010101100001

S

A

BCO

AB

真值表the

truth

table输

入

输

出A

B

S

CO一个异或门和一个与门Digital

Systems

Design26ZDMC

–

Lec.

#4两个半加器和1个或门实现全加器COSABCI

SHA1

CO

SHA2

COFA27ZDMC

–

Lec.

#4两个半加器和1个”或”门实现全加器HAHACOSAiBiCIiPiGiPi

XOR

CIi

COCIi+1=Gi+PiCIi

Pi进位传播

Gi进位产生Digital

Systems

DesignDigital

Systems

Design28ZDMC

–

Lec.

#4多位加法器:串行进位加法器(CI)i

(CO)i

1

Si

Ai

Bi

(CI)i(CO)i

AiBi

(Ai

Bi)(CI)iDigital

Systems

Design29ZDMC

–

Lec.

#4用加法器设计组合电路

基本原