北航电子电路设计训练Verilog总复习市公开课特等奖市赛课微课一等奖课件

1交试验汇报通告电子电路设计训练

数字部分（Verilog）1第1页2试验汇报通告时间窗口年6月16日——年6月27日18:00之前，过时不候提交要求纸介质一份按班为单位上交，课代表收齐后交助教廖林（新主F705）1711,1715,1716班（周日上）崔越（新主F518）1712,1714,1717班（周日晚）梁怡琳（新主F518）1514,1515,1713班（其它）课代表提供清单，并签字假如跨班，以组长所处班级上交全部组员在汇报上签字确认2第2页试验汇报通告要求和助教分配3第3页助教电子邮件廖林 115104@崔越 360097188@梁怡琳 lovelylinyi@4第4页5总复习电子电路设计训练

数字部分（Verilog）第5页68.1考试范围讲义：前六次讲授内容（除了流水线设计一节）教材：第一部分Verilog数字设计基础

第二部分设计和验证部分（包含第9、10（除了流水线小节）、11、12、13、14、15等章节）第三部分设计示范与试验练习（以及我们要求试验一~试验四内容）考试形式：闭卷考试卷面分数：50%“考评方法：平时成绩10%；试验课操作20%；试验汇报20%；最终考试50%”（第一讲PPT第四页）第6页78.2复习关键点基础知识：了解用HDL语言开发硬件设计过程，了解Verilog模型不一样抽象级别；Verilog语法：掌握模块、运算符、条件语句、循环语句、块语句、函数、任务和惯用系统任务使用和设计方法，注意可综合性，以及硬件电路特征，了解阻塞和非阻塞赋值区分；电路设计：了解可综合格调组合逻辑和时序逻辑电路设计思想，掌握经典电路设计方法，掌握利用有限状态机进行复杂数字电路设计思想和方法；测试与仿真：了解数字电路仿真意义，掌握测试代码设计方法；第7页88.3考试题型填空题（或选择题+填空题）——约5小题电路分析和小型电路设计题

——约两题，但相当于3~5小题电路设计题——普通是两道大题问答题（只会在补考中出现）第8页98.3考试题型填空题Eg1.现有两种主要硬件描述语言是

和

。Eg2.将题中连续赋值语句补充完整以实现对应电路逻辑功效。

assignF=E

(

((A

B)

(C

D)))Eg3.

4’b1011&&4’b0101=

。

第9页108.3考试题型填空题Eg4.请在下面空格中填入适当符号使其描述右图模块abcdemodule

Block1(a,b,

,

,

);

input

,

,

;

d,

;

assign

d

=

a

|(b

&

~c);

assign

e

=(b

&

~c);

_______第10页118.3考试题型电路分析题Eg6.依据图示逻辑，利用门级电路给出电路描述注意：门级电路设计题不需要考虑延迟。第11页128.3考试题型小型电路设计题Eg5.依据时序图设计与之功效匹配电路模块（透明锁存器）注意：需要书写完整模块，包含模块名、输入/输出、逻辑等。第12页138.3考试题型电路设计题Eg7.使用VerilogHDL设计一个3—8译码电路。输入in为3-bit信号，输出out为8-bit信号，当输入信号in为i时，使输出第i位为1，其余位为0。注意：需要书写完整模块，包含模块名、输入/输出、逻辑等。第13页148.3考试题型电路设计题Eg8.

使用VerilogHDL设计以下码型变换器，并将图中输出信号波形补充完整。输入信号RST(复位信号)，CLK（时钟信号，与数据X同时），X（输入待处理信号），Y（输出）。（异或运算：两个输入相同则输出0，不一样则输出1）。注：复位之前输出信号状态即波形图中黑色区域为未知状态）。第14页158.3考试题型电路设计题Eg9.如图所表示为某逻辑有限状态机转换图，依据状态转换结果给出对应行为描述。StartStopClearIdleA/K1=0!Reset/K2=0,K1=0!Reset/K2=0,K1=0!A!Reset/K2=0,K1=0A/K2=1!Reset|！A/K2=0,K1=1第15页168.3考试题型问答题Eg10.利用Verilog进行数字电路设计开发时，普通有哪几个经典设计过程？第16页17联络方法李峭、何锋avionics@robinle