《DSP原理及应用》课件-第2章 定点DSP芯片TMS320F2812-2.1-2.2

杨词慧yangcihui@2012.9DSP原理及应用——定点DSP芯片

TMS320F2812第

2章

定点DSP芯片TMS320F28122.1TMS320F2812的性能指标2.2TMS320F2812的硬件结构2.3TMS320F2812指令系统2.2

TMS320F2812的性能指标2.1TMS320F2812的性能指标TMS320F2812芯片简介内核CPU：C28x两个事件管理模块(EVA和EVB)：用于产生PWM的输出一个正交编码脉冲(QEP)电路：用于捕获旋转电机的位置和速度信息2.1TMS320F2812的性能指标TMS320F2812芯片简介（续）采用改进的哈佛结构允许程序存储在Cache中允许数据存储在程序存储器中，并被算数指令直接使用双口RAM（SARAM），8级流水线2.1TMS320F2812的性能指标F2812的主要特点采用高性能的静态CMOS技术，时钟频率可达150MHz；核心电压：1.8V；I/O口电压和Flash编程电压：3.3V32位CPU，可实现16×16位和32×32位乘法操作，哈佛总线结构，寻址程序空间可达4MB，寻址数据空间可达4GB2.1TMS320F2812的性能指标F2812的主要特点（续）闪存128K字，SARAM18K字。引导(BOOT)ROM4K字可向下兼容TMS320F24X/LF240X代码采用PLL来控制系统各模块所需频率具有3个外部中断和外围中断扩展模块128位的代码安全模块（CSM）2.1TMS320F2812的性能指标F2812的主要特点（续）3个32位的CPU定时器和适合电机控制的事件管理模块EVA和EVB很强的外围通信功能，包括同步串行口SPI，通用异步串行口SCI，增强的eCAN和多通道缓存串行口MCBSP16个通道、12位精度的A/D转换器56个多路通用输入/输出(GPIO)引脚2.1TMS320F2812的性能指标特

征F2810F2812指令周期（150MHz）6.67ns6.67nsSRAM（16位/字）18K18K3.3V片内Flash（16位/字）64K128K片内Flash/SRAM的密钥有有BootROM有有掩膜ROM有有外部存储器接口无有事件管理器A和B（EVA和EVB）EVA、EVBEVA、EVB*通用定时器44*比较寄存器/脉宽调制1616*捕获/正交解码脉冲电路6/26/2看门狗定时器有有12位的ADC有有*通道数1616F2810和F2812的硬件特征（1）2.1TMS320F2812的性能指标F2810和F2812的硬件特征（2）特

征F2810F281232位的CPU定时器33串行外围接口有有串行通信接口（SCI）A和BSCIA、SCIBSCIA、SCIB控制器局域网络有有多通道缓冲串行接口有有数字输入/输出引脚（共享）有有外部中断源33供电电压核心电压1.8VI/O电压3.3V核心电压1.8VI/O电压3.3V封装128针PBK179针GHH，176针PGF温度选择：A：-40℃~+85℃ S：-40℃~+125℃PBK仅适用于TMSPGF和GHH仅适用于TMS2.2TMS320F2812的硬件结构2.2TMS320F2812的硬件结构F2812的地址和数据总线F2812的引脚中央处理单元存储器及扩展接口F2812的时钟及系统控制2.2TMS320F2812的硬件结构F2812的中断系统串行通信接口（SCI）串行外设接口（SPI）事件管理器2.2TMS320F2812的硬件结构TMS320F2812的内部结构（上半图）2.2TMS320F2812的硬件结构TMS320F2812的内部结构（下半图）2.2TMS320F2812的硬件结构F2812的地址和数据总线PAB(ProgramAddressBus)：22位程序地址总线DRAB(Data-ReadAddressBus)：32位数据读地址总线DWAB(Data-WriteAddressBus)：32位数据写地址总线2.2TMS320F2812的硬件结构F2812的地址和数据总线（续）PRDW(Program-ReadDataBus)：32位程序读数据总线DRDB(Data-ReadDataBus)：32位读数据地址总线DWDB(Data/Program-WriteDataBus)：32位数据/程序写数据总线，向数据空间/程序空间写相应的数据2.2TMS320F2812的硬件结构F2812的引脚F2812179引脚BGA封装底视图2.2TMS320F2812的硬件结构F2812的引脚F2812176引脚LQPF封装顶视图2.2TMS320F2812的硬件结构F2812的引脚F2812128引脚PBK封装顶视图2.2TMS320F2812的硬件结构F2812的引脚GPIO(GeneralPurposeInput/Outputpin)：56个，既可作为一般的数字I/O口，又可作为外设功能引脚，如PWM、eCAN等外部中断引脚XINTF：45个电源和地：38个A/D转换相关：23个2.2TMS320F2812的硬件结构F2812的引脚与JTAG接口有关：7个所有输入引脚的电平均与TTL兼容，输入不能承受5V电压，输出均为3.3VCMOS电平上拉电流/下拉电流均为100μA所有引脚的输出缓冲器驱动能力（有输出功能的）典型值是4mA2.2TMS320F2812的硬件结构中央处理单元中央处理单元（CPU）测试单元存储器及外设的接口单元C28x内核2.2TMS320F2812的硬件结构中央处理单元（续）算术逻辑单元（ALU）乘法器：32×32位乘法移位器：最大可移16位寻址运算单元（ARAU）独立的寄存器空间带保护流水线CPU单元的结构2.2TMS320F2812的硬件结构

中央处理单元（续）CPU单元结构2.2TMS320F2812的硬件结构中央处理单元（续）CPU的寄存器累加器ACC：32位，可使用32/16/8位ACCAH ALAH.MSB AH.LSB AL.MSB AL.LSB2.2TMS320F2812的硬件结构中央处理单元（续）数据页指针寄存器DP：在对数据存储器进行直接寻址时，在22位地址中作为高16位，用于存储页选择堆栈指针SP：16位，系统复位后，SP指向0000_0400H，栈底为低地址单元，SP总是指向下一个空的单元2.2TMS320F2812的硬件结构数据页面指针(DP)偏移地址数据存储器0000000000

000000┆0000000000

000000000000┆111111Page0:

00000000~0000003F0000000000

000001┆0000000000

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00000040~0000007F1111111111

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111111000000┆111111Page65535:

003FFFC0~003FFFFF数据页存储器结构2.2TMS320F2812的硬件结构中央处理单元（续）辅助寄存器XAR0~XAR7、AR0~AR716：用于指令操作中32位数运算或16位数运算，AR0~AR716也可用于间接寻址XARn(31:0)ARnH=XARn(31:16) ARn=XARn(15:0)2.2TMS320F2812的硬件结构中央处理单元（续）状态寄存器ST0、ST115 10976543210OVC/OV/CUPMVNZCTCOVMSXM状态寄存器ST0各位的定义2.2TMS320F2812的硬件结构状态寄存器ST0功能表（1）位位名称功能0SXM符号扩展方式控制位。1632，1:扩展1OVM溢出方式控制位。0：正常溢出方式；1:满值表示的溢出方式（正溢出：ACC=7FFFFFFFH；负溢出：ACC=80000000H）。2TC测试/控制标志位。有关测试操作TBIT或规格化操作NORM的结果。3C进/借位标志位。操作有进位或借位时置位4Z零标志位。操作结果为0时置位5N负标志位。操作结果为负数时置位2.2TMS320F2812的硬件结构状态寄存器ST0功能表（2）位位名称功能6V溢出标志位。操作结果溢出时置位7-9PM乘积移位方式

000：左移1位，最低位移入0;001：无位移

其它：依次右移两位，最高位始终为符号位值，低位移出位丢失。(PM=101、AMOD=1时，左移4位)10-15OVC/

OVCU溢出计数器。对有符号数（OVC）操作，其计数范围为-32~31。当OVM=0时，OVC中记录溢出的情况；OVM=1时，OVC无效。对无符号数（OVCU）操作，指令操作产生进位或借位，都使OVCU加1。2.2TMS320F2812的硬件结构中央处理单元（续）76543210IDLESTATEALLOWLOOPSPAVMAPPAGE0DBGMINTM状态寄存器ST1各位的定义151312111098ARPXFMOM1MAPReservedOBJMODEAMODE2.2TMS320F2812的硬件结构状态寄存器ST1功能表位位名称功能0INTM中断总屏蔽位。

0：不屏蔽中断；1：屏蔽全部中断1DBGMDEBUG屏蔽位。

0：允许Debug；1：禁止Debug2PAGE0寻址方式定义位。0：PAGE0堆栈寻址方式；1：PAGE0直接寻址方式3VMAP向量映射位。中断向量映射到

0：程序存储器底部000000H~00003FH；1：程序存储器顶部3FFFC0H~3FFFFFH2.2TMS320F2812的硬件结构状态寄存器ST1功能表位位名称功能4SPA堆栈指针定位。

0：堆栈指针未被定位在偶数地址；

1：堆栈指针被定位在偶数地址5LOOP循环结构状态位。执行循环指令自动置1，循环结束自动清除6EALLOW仿真使能位。为了时，允许对接口和被保护的寄存器进行仿真7IDLESTATIDLE状态位。当执行IDLE指令时置18AMODE地址发送位。和PAGE0方式位结合用于选择适当的寻址方式2.2TMS320F2812的硬件结构状态寄存器ST1功能表位位名称功能9OBJMODE对象兼容方式位。

1：c28x方式；0:c27x方式10Reserved保留11M0M1MAPM0、M1的映射方式位。默认为1

1：c28x方式；0:c27x兼容方式。12XFXF状态位15-13ARP辅助寄存器指针。

000~111分别对应XAR0~XAR7，2.2TMS320F2812的硬件结构存储器及扩展接口128K×16位FLASH18K×16位SRAM：分成M0、M1、L0、L1和H0这5个块4K×16位BootROM1K×16位OTPROM均可映射到程序存储空间和数据存储空间2.2TMS320F2812的硬件结构存储器及扩展接口TMS320F2812存储空间的映射SARAM均可映射到程序存储空间和数据存储空间，L0和L1受片上FLASH中的密码保护FLASH和一次可编程EPROM(OTP)也受FLASH的密码保护SP2.2TMS320F2812的硬件结构存储器及扩展接口（续）BootROM出厂时固化了BootLoader软件，根据引导信号确定上电引导装载方式，可从Flash引导装载程序，也可从外部存储器引导程序包括一些标准的数学运算表2.2TMS320F2812的硬件结构存储器及扩展接口（续）片上Flash可映射到程序空间或数据空间程序可分成多段，代码安全保护低功耗模式可根据CPU频率调整等待周期流水线模式可提高线性代码执行效率2.2TMS320F2812的硬件结构存储器及扩展接口（续）CPU对Flash/OTP的操作形式32位取址16或32位数据空间读取16位程序空间读取2.2TMS320F2812的硬件结构片上Flash和OTP存储器的配置寄存器名称地址功能描述FOPT0x00000A80Flash选择寄存器Reserved0x00000A81保留FPWR0x00000A82Flash电源方式寄存器FSTATUS0x00000A83状态寄存器FSTDBYWAIT0x00000A84Flash睡眠到待机等待寄存器FACTIVEWAIT0x00000A85Flash待机到活动等待寄存器FBANKWAIT0x00000A86Flash读访问等待状态寄存器FOTPWAIT0x00000A87OTP读访问等待状态寄存器Flash和OTP存储器的工作状态通过配置寄存器进行设置2.2TMS320F2812的硬件结构片上Flash和OTP存储器扇区的地址分配扇区寻址空间SectorJ(8K×16位)0x3D8000~0x3D9FFFSectorI(8K×16位)0x3DA000~0x3DBFFFSectorH(16K×16位)0x3DC000~0x3DFFFFSectorG(16K×16位)0x3E0000~0x3E3FFFSectorF(16K×16位)0x3E4000~0x3E7FFFSectorE(16K×16位)0x3E8000~0x3EBFFFSectorD(16K×16位)0x3EC000~0x3EFFFFSectorC(16K×16位)0x3F0000~0x3E3FFFSectorB(8K×16位)0x3F4000~0x3E5FFFSectorA(8K×16位)0x3F6000~0x3E7FFF当使用安全代码模块时，编程到0x00000x3F7F80~0x3E7FF5Boot-to-Flash(或ROM)入口0x3F7FF6~0x3E7FF7安全密码（128位）0x3F7FF8~0x3E7FFF2.2TMS320F2812的硬件结构存储器及扩展接口（续）TMS320F2812的片内外设简介处理器将所有的外设都映射到数据存储器空间，包括配置寄存器、输入寄存器、输出寄存器和状态寄存器通过访问存储器中的寄存器就可使用相应外设2.2TMS320F2812的硬件结构C281xCPU+JTAGSARAM存储器接口逻辑I/FFlashROM

(128K×16位)事件管理器

EVA和EVBSPISCICANMcBSPWDADC控制中断复位I/O寄存器PBUS接口F2812片内外设连接2.2TMS320F2812的硬件结构F281x的各种时钟和复位电路2.2TMS320F2812的硬件结构F2812的时钟及系统控制SYSOUTCLK组：CPU定时器和eCAN总线OSCCLK：看门狗电路低速组：SCI、SPI、McBSP高速组：EVA、EVB、ADC片上外设按输入时钟划分2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）与PLL、时钟配置相关的寄存器PLLCR：PLL控制寄存器HISPCP：高速片上外设分频器LOSPCP：低速片上外设分频器PCLKCR：外设时钟控制寄存器2.2TMS320F2812的硬件结构锁相环、时钟、看门狗及低功耗模式相关寄存器(1)名称地址功能描述Reserved0x00007000~

0x00007019保留HISPCP0x0000701A高速外设时钟设置LOSPCP0x0000701B低速外设时钟设置PCLKCR0x0000701C外设时钟控制Reserved0x0000701D保留LPMCR00x0000701E低功耗模式控制0LPMCR10x0000701F低功耗模式控制1Reserved0x00007020保留2.2TMS320F2812的硬件结构锁相环、时钟、看门狗及低功耗模式相关寄存器(2)名称地址功能描述PLLCR0x00007021PLL控制寄存器SCSR0x00007022系统控制和状态WDCNTR0x00007023看门狗计数Reserved0x00007024保留WDKEY0x00007025看门狗复位器Reserved0x00007026~0x00007028保留WDCR0x00007029看门狗控制Reserved0x0000702A~0x0000702F保留2.2TMS320F2812的硬件结构外设时钟控制寄存器PCLKCR功能描述(1)位Field功能描述15Reserved保留14ECANENCLK使能CAN总线系统时钟。“1”有效13Reserved保留12MCBSPENCLK使能McBSP外设内部的低速时钟11SCIBENCLK使能SCI-B外设内部的低速时钟10SCIAENCLK使能SCI-A外设内部的低速时钟9Reserved保留8SPIAENCLK使能SPI外设内部的低速时钟2.2TMS320F2812的硬件结构外设时钟控制寄存器PCLKCR功能描述(2)位Field功能描述7~4Reserved保留3ADCENCLK使能ADC外设内部的高速时钟。2Reserved保留1EVBENCLK使能EV-B外设内部的高速时钟0EVAENCLK使能EV-A外设内部的高速时钟2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）高速外设时钟寄存器（HISPCP）15 32 0ReservedHSPVALR-0R/W-001如果HISPCP不等于0，HSPCLK=SYSCLKOUT/(HISPCPx2)；如果HISPCP等于0，HSPCLK=SYSCLKOUT。2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）低速外设时钟寄存器（LOSPCP）15 32 0ReservedLSPVALR-0R/W-001如果LOSPCP不等于0，LSPCLK=SYSCLKOUT/(LOSPCPx2)；如果LOSPCP等于0，LSPCLK=SYSCLKOUT。2.2TMS320F2812的硬件结构晶体振荡器和锁相环模块2.2TMS320F2812的硬件结构PLL模式说明SYSCLKOUTPLL禁止复位时如果XPLLDIS引脚是低电平，则PLL完全被禁止。处理器直接使用引脚X1/XCLKIN输入的时钟信号。XCLKINPLL旁路上电时的默认配置，如果PLL没有被禁止，则PLL将变成旁路，在X1/XCLKIN引脚输入的时钟经过2分频后提供给CPU。XCLKIN/2PLL使能使能PLL，在PLLCR寄存器中写入一个非零值n(XCLKIN×n)/2锁相环配置模块2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）DIV=000：旁路方式DIV=0001B～1010B，对应表中n=1～10DIV=1011B～1111B，保留15 43 0ReservedDIVR-0R/W-0PLL控制寄存器（PLLCR）2.2TMS320F2812的硬件结构模式LPMCR0[1:0]OSCCLKCLKINSYSCLKOUT唤醒该模式信号IDLE00OnOnOnXRS，WAKEINT，任何被使能的中断，XNMI_XINT13STANDBY01On（看门狗仍然运行）OffOffXRS，WAKEINT，XINT1，XNMI_XINT13，T1/2/3/4CTRIP，C1/2/3/4/5/6TRIP，SCIRXDA，SCIRXDB，CANRX，仿真调试HALT1XOff（晶振和锁相环关闭，看门狗不工作）OffOffXRS，XNMI_XINT13，仿真调试F2812的低功率模式2.2TMS320F2812的硬件结构低功耗模式控制寄存器0(LPMCR0)功能定义位名称功能描述15~8Reserved保留7~2QUALSTDBY确定从低功耗模式唤醒到正常工作膜使得时钟周期的个数N=(n+2)OSCCLKS1~0LPM低功耗模式选择位2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）低功耗模式控制寄存器1(LPMCR1)对寄存器中相应位置1，将使能对应的信号，将器件从低功耗状态唤醒，进入正常工作模式2.2TMS320F2812的硬件结构看门狗功能结构2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）看门狗模块看门狗加法计数寄存器WDCNTR：当计数到最大值时，产生一个输出脉冲看门狗复位控制寄存器WDKEY：写入0x55+0xAA，会使WDCNTR清零，其它值使看门狗复位2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）看门狗模块（续）防止WDCNTR溢出:(1)禁止看门狗;(2)向复位控制寄存器周期性写入0x55+0xAA，使WDCNTR清零2.2TMS320F2812的硬件结构看门狗控制寄存器(WDCR)功能定义位名称功能描述7WDFLAG看门狗复位状态表示位6WDDIS看门狗模块屏蔽。写1屏蔽5~3WDCHK(2~0)看门狗检查，须写入101，其它值使使器件内核复位2~0WDPS(2~0)看门狗时钟WDCLK的倍率设置2.2TMS320F2812的硬件结构定时器的功能2.2TMS320F2812的硬件结构与定时器有关的寄存器名称地址功能描述TIMER0TIM0x00000C00定时器0计数器低16位TIMER0TIMH0x00000C01定时器0计数器高16位TIMER0PRD0x00000C02定时器0周期寄存器低16位TIMER0PRDH0x00000C03定时器0周期寄存器高16位TIMER0TCR0x00000C04定时器0控制寄存器Reserved0x00000C05保留TIMER0TPR0x00000C06定时器0分频寄存器低16位TIMER0TPRH0x00000C07定时器0分频寄存器高16位┇┇┇2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）F2812定时器定时器寄存器(TIMH:TIM)：每隔(TPRH:TPR+1)个时钟周期，TIMH:TIM减1，当减至0时，PRDH:PRD寄存器中的值重新装入TIMH:TIM寄存器中。2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）定时器周期寄存器(PRDH:PRD)：存放计数周期值。定时器控制寄存器(TCR)。定时器分频寄存器(TPRH:TPR)

PSCH:PSC：定时器预定分频寄存器

TDDRH:TDDR：定时器分频寄存器2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）F2812的通用I/O可通过GPxMUX将通用I/O设置为片内外设的输入/输出引脚（片内外设I/O）数字I/O口驱动外围电路2.2TMS320F2812的硬件结构F2812的时钟及系统控制GPIOA：16位GPIOB：16位GPIOD：4位GPIOE：3位GPIOF：2位数字I/O口2.2TMS320F2812的硬件结构GPIO寄存器名称地址功能描述GPAMUX0x000070C0GPIOA功能选择控制寄存器GPADIR0x000070C1GPIOA方向控制寄存器GPAQUAL0x000070C2GPIOA输入量化控制寄存器Reserved0x000070C3保留GPBMUX0x000070C4GPIOB功能选择控制寄存器GPBDIR0x000070C5GPIOB方向控制寄存器GPBQUAL0x000070C6GPIOB输入量化控制寄存器┇┇┇2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）F2812的通用I/OGPxMUX功能选择控制寄存器。用于选择该I/O口是工作在外设操作模式（=1）还是数字量I/O模式GPxDIR方向控制寄存器。设置I/O口的传送方向，0为“输入”，1为“输出”2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）F2812数据寄存器GPxDAT数据寄存器。用于读写数据。当引脚定义为输出时，该位为1则将相应引脚拉高，为0将引相应引脚拉低GPxSET置位寄存器。引脚定义为输出时写1将相应引脚拉高，写0无影响2.2TMS320F2812的硬件结构F2812的时钟及系统控制（续）F2812数据寄存器（续）GPxCLEAR清除寄存器。引脚定义为输出时，该位写1将相应引脚拉低，写0对引脚无影响GPxTOGGLE取反寄存器。引脚定义为输出时写1将相应引脚信号取反2.2TMS320F2812的硬件结构复位I/O引脚配置与各相关寄存器之间的关系2.2TMS320F2812的硬件结构F2812的中断系统F2812的CPU支持1个不可屏蔽中断NMI16个可屏蔽的中断：INT1~INT14、RTOSINT、DLOGINT2.2TMS320F2812的硬件结构F2812的中断系统2.2TMS320F2812的硬件结构F2812的中断分组2.2TMS320F2812的硬件结构F2812的三级中断结构2.2TMS320F2812的硬件结构F2812的中断系统外设级：如某个外设的中断标志位IF被置为1，且中断使能位IE=1，则外设向PIE中断控制器发出中断请求PIE级：PIE1~PIE12，每组都会有中断标志寄存器PIEIFRx

（x=1,2,……,12）中断使能寄存器PIEIERx2.2TMS320F2812的硬件结构F2812的中断系统CPU级标志寄存器IFR：当某外设中断请求通过PIE发送到CPU时，CPU级中与INTx相关的中断标志位就会被置位。使能寄存器IER2.2TMS320F2812的硬件结构F2812的中断系统标志位的手动或自动清除手动：外设寄存器中的中断标志位、PIEACK自动：PIE级的中断标志位、CPU的中断标志位、中断使能位2.2TMS320F2812的硬件结构F2812的中断系统PIE中断向量表及映射F2812有5个可用的中断向量表控制中断向量表映射的比特位:VMAP、M0M1MAP、MP/MC和ENPIE2.2TMS320F2812的硬件结构中断向量表映射模式向量表映射模式向量获取位置地址范围VMAPM0M1MAPMP/MCENPIEM1模式M1SARAM0x000000~0x00003F00xxM0模式M0SARAM0x000000~0x00003F01xxBROM模式ROM0x3FFFC0~0x3FFFFF1x00XINTF模式XINTFZone70x3FFFC0~0x3FFFFF1x10PIE模式PIERAM0x000D00~0x000DFF1xx12.2TMS320F2812的硬件结构TMS320F2812中断处理过程接收中断请求响应中断执行中断服务程序中断是否被屏蔽响应标志位是否被清除CPU级中断是否被屏蔽是否开放了可屏蔽中断2.2TMS320F2812的硬件结构F2812的中断系统中断控制寄存器PIECTRLPIE中断响应寄存器PIEACKPIE中断标志寄存器PIE中断使能寄存器PIE寄存器及其地址来源：TMS320F2810,TMS320F2811,TMS320F2812,TMS320C2810,TMS320C2811,TMS320C2812DigitalSignalProcessorsDataManual,P462.2TMS320F2812的硬件结构PIEVECT：PIE向量表中中断向量的地址ENPIE：0，PIE中断向量取自CPU向量表；

1，取自PIE向量表15 10PIEVECTENPIER-0R/W-0中断控制寄存器PIECTRL2.2TMS320F2812的硬件结构15 1211 1ReservedPIEACKxR-0R/W1C-0PIE中断响应寄存器PIEACKPIEACKx：任何一个组发生中断时，对相应位写1，并发出总的中断信号2.2TMS320F2812的硬件结构15 87 1ReservedINTx.nR-0R/W-0PIE中断标志寄存器INTx.n(x=1,2,…,12;n=1,…,8)：当某个中断发生时，该中断对应标志位被置1。进行该中断服务或对该位写0，可清除该位2.2TMS320F2812的硬件结构15 87 1ReservedINTx.nR-0R/W-0PIE中断使能寄存器INTx.n(x=1,2,…,12;n=1,…,8)：1，允许响应该中断0，禁止响应该中断2.2TMS320F2812的硬件结构串行通信接口（SCI）SCI(SerialCommunicationInterface)又称为UART，是一种采用两根信号线的异步通信接口采用标准非归零(NRZ)格式，使CPU可与其他异步外设进行通信2.2TMS320F2812的硬件结构串行通信接口（SCI）NRZ格式1位起始位1-8位数据位1位奇/偶校验位（可选）1-2位停止位1位额外的位用于区分数据和地址2.2TMS320F2812的硬件结构串行通信接口（续）SCI的特点两个外部引脚：SCITXD和SCIRXD64K种可编程的通信速率数据格式：一位起始位；1~8位数据长度位；可编程；可选择奇校验、偶校验或无校验；一个或两个停止位2.2TMS320F2812的硬件结构串行通信接口（续）SCI的特点（续）4种错误检测标志：奇偶校验错误、超时错误、帧错误和间断检测错误全/半又工通信模式接收和发送双缓冲13个SCI模块控制寄存器2.2TMS320F2812的硬件结构串行通信接口（续）SCI的特点（续）串口数据发送和接收过程可通过中断方式或查询方式完成两种多处理器唤醒方式：空闲线唤醒和地址位唤醒16级发送/接收FIFOSCI模块与CPU的连接SCI模块内部结构2.2TMS320F2812的硬件结构串行通信接口（续）发送数据单元接收数据单元帧格式控制单元波特率控制单元发送/接收中断控制单元接收错误检测单元SCI模块2.2TMS320F2812的硬件结构串行通信接口（续）多处理器异步通信模式地址位模式空闲线模式2.2TMS320F2812的硬件结构典型的SCI数据帧格式2.2TMS320F2812的硬件结构串行通信接口（续）地址位模式。“Addr/data”位用来进行多处理器之间的通信联络。对于发送方，该位为1时表示本帧发送的数据是通信方处理器地址；为0时，表示本帧发送的是数据。接收方收到后与本身地址相比较。2.2TMS320F2812的硬件结构串行通信接口（续）空闲位模式。以数据块的形式传送。一个数据块可以有若干帧，其中第一帧固定为地址帧，用来发送或接收地址，其后是数据帧。地址帧和数据帧间空闲位≥10位数据帧之间的空闲位<10位数据块之间的空闲位须≥10位SCI中断控制逻辑2.2TMS320F2812的硬件结构SCI中断标志位2.2TMS320F2812的硬件结构串行通信接口（续）波特率计算当BRR≠0时，当BRR=0时，2.2TMS320F2812的硬件结构常用的SCI波特率设置SCI-A寄存器的功能描述SCI-B寄存器的功能描述SCI停止位的个数字符长度控制位SCI多处理模式控制位自测模式使能位SCI奇偶校验使能位奇偶校验选择位2.2TMS320F2812的硬件结构串行外设接口（SPI）SPI(SerialPeripheralInterface)是一个高速同步的串行输入/输出口。通常用于DSP处理器和外部外设及其他处理器之间进行通信，也可采用主/从模式实现多处理器间的通信。2.2TMS320F2812的硬件结构串行外设接口（续）SPI特点4个外部引脚SPISOMI：SPI从输出/主输入引脚SPISIMO：SPI从输入/主输出引脚SPISTE：SPI从发送使能引脚SPICLK：SPI串行时钟引脚2.2TMS320F2812的硬件结构串行外设接口（续）SPI特点（续）可编程主、从两种工作方式，两种传输方式：二线制工作方式(半双工)和三线制度工作方式(全双工)波特率可编程，125种不同的设置数据字长：可编程的1~16个数据长度2.2TMS320F2812的硬件结构串行外设接口（续）SPI特点（续）4种时钟模式接收发送可同时操作，延时发送控制通过中断或查询方式发送和接收数据9个SPI模块控制寄存器，16级发送/接收FIFOSPI模块与CPU的连接SPI模块内部结构2.2TMS320F2812的硬件结构串行外设接口（续）SPI模块结构及连接信号LSPCLK：SPI时钟速率SPIRXINT：不使用FIFO模式下，作为发送中断/接收中断SPITXINT：使用FIFO情况下作为发送中断2.2TMS320F2812的硬件结构串行外设接口（续）SPI的操作主控制器发送数据，从控制器发送伪数据主控制器发送数据，从控制器发送数据主控制器发送伪数据，从控制器发送数据3种发送数据方式SPI主-从控制器的通信连接2.2TMS320F2812的硬件结构串行外设接口（续）SPI的操作（续）主从操作模式主模式：Master/Slave=1，SPI产生串行时钟由SPICLK引脚输出，从SPISIMO输出数据，从SPISOMI输入数据从模式：Master/Slave=0，串行时钟由SPICLK引脚输入，从SPISIMO输入数据，从SPISOMI输出数据2.2TMS320F2812的硬件结构串行外设接口（续）SPI时钟模式无相位延时的下降沿有相位延时的下降沿无相位延时的上升沿有相位延时的上升沿2.2TMS320F2812的硬件结构串行外设接口（续）波特率设置当SPIBRR=3-127时，当SPIBRR=0,1,2时，SPI中断逻辑SPI中断标志模式SPI寄存器2.2TMS320F2812的硬件结构串行外设接口（续）SPICCR：SPI配置控制寄存器用于设置字符长度、移位时钟极性、SPI软件复位等2.2TMS320F2812的硬件结构串行外设接口（续）SPICTL：SPI操作控制寄存器用于设置SPI中断使能、SPI工作方式、SPI时钟相位和超时中断使能等2.2TMS320F2812的硬件结构串行外设接口（续）SPIST：SPI状态寄存器用于反映发送缓冲器满、SPI中断、SPI接收溢出标志位等2.2TMS320F2812的硬件结构串行外设接口（续）SPIBRR：SPI波特率控制寄存器2.2TMS320F2812的硬件结构事件管理器TMS320F2812包含两个事件管理器模块EVA和EVB两个通用定时器(GP)3个全比较PWM单元3个捕获单元1个正交编码脉冲电路每个事件管理器模块事件管理器接口事件管理器A功能事件管理模块EVAEVB模块信号模块信号通用定时器通用定时器1T1PWM/T1CMP通用定时器3T3PWM/T3CMP通用定时器2T2PWM/T2CMP通用定时器4T4PWM/T4CMP比较单元比较单元1PWM1/2比较单元4PWM7/8比较单元2PWM3/4比较单元5PWM9/10比较单元3PWM5/6比较单元6PWM11/12捕捉单元捕捉单元1CAP1捕捉单元4CAP4捕捉单元2CAP2捕捉单元5CAP5捕捉单元3CAP3捕捉单元6CAP6正交编码脉冲电路QEPQEP1QEPQEP3QEP2QEP4QEP11QEP12外部定时器输入定时器方向TDIRA定时器方向TDIRB外部时钟TCLKINA外部时钟TCLKINB外部比较-输出行程输入比较/C1TRIP/C4TRIP/C2TRIP/C5TRIP/C3TRIP/C6TRIP事件管理器的信号名称2.2TMS320F2812的硬件结构事件管理器（续）可编程通用定时器产生采样周期，作为全比较单元产生PWM输出及软件定时的时基。可独立工作或互相同步工作。比较寄存器可用作比较功能和PWM波形的产生。2.2TMS320F2812的硬件结构通用定时器功能可读写的16位递增/递减定时器计数器TxCNT可读写的16位定时器比较器TxCMPR可读写的16位定时器周期寄存器TxPR可读写的16位定时器控制寄存器TxCON定时器时钟可选择内部时钟或外部时钟四个可屏蔽中断：下溢、上溢、定时器比较、周期性中断可选择方向或增/减计数方式的输入引脚TDIRx事件管理器A功能2.2TMS320F2812的硬件结构事件管理器（续）通用定时器的寄存器定时器计数寄存器TxCNT(x=1,2,3,4):用来保存对应的定时器当前的值定时器比较寄存器TxCMPR(x=1,2,3,4):用来保存对应定时器当前的比较值2.2TMS320F2812的硬件结构事件管理器（续）通用定时器的寄存器（续）定时器周期寄存器TxPR(x=1,2,3,4):用来设置对应的定时器的周期值定时器控制寄存器TxCON(x=1,2,3,4)通用定时控制寄存器GPTCONA和GPTCONB。2.2TMS320F2812的硬件结构事件管理器（续）通用定时器的寄存器（续）EVA的寄存器组地址开始于7400HEVB的寄存器组地址开始于7500H2.2TMS320F2812的硬件结构事件管理器（续）定时器控制寄存器TxCON位定义位名称功能15:14Free,Soft仿真控制位12-11TMODE1-TMODE0计数模式选择：00

停止/保持；01

连续增/减计数模式；10连续增计数模式；11定向增/减计数模式10-8TPS2-TPS0输入时钟预定标参数：000:x/1;001:x/2;010:x/4011:x/8;100:x/16;101:x/32110:X/64;111:X/128(x=HSPCLK)定时器控制寄存器TxCON位名称及功能位名称功能6TENABLE定时器使能位0禁止定时器操作，定时器处于保持状态；使能定时器操作；5-4TCLKS1-TCLKS0时钟源00内部时钟（例如HSPCLK）01外部时钟（例如TCLKIN）11QEP电路定时器控制寄存器TxCON位名称及功能位名称功能3-2TCLD1-TCLD0定时器比较寄存器重载条件00当计数器值为0；01当计数器值为0或等于周期寄存器值10立即11保留1TECMPR定时器比较使能0禁止定时器比较操作；1使能定时器比较操作；0SELT1PR

(SELT3PR)EVA(EVB)定时控制位，周期选择位0使用自己的周期定时器；1使用T1PR(T3PR)的周期寄存器定时器控制寄存器TxCON位名称及功能定时器连续递增计数模式定时器定向增减计数模式定时器连续递增/递减计数模式通用定时控制寄存器位定义位名称功能15Reserved保留14-13T2STAT-T1STAT通用定时器2/1的状态。0：递减计数；1：递增计数12T2CTRIPE定时器2比较输出(T2CTRIP)使能。0：T2CTRIP屏蔽；1：T2CTRIP使能11T1CTRIPE定时器1比较输出(T1CTRIP)使能。10-9T2TOADC使用T2事件启动A/D转换。00：无事件启动ADC；01：下溢中断启动ADC；10：周期中断启动ADC；11：比较中断启动ADC通用定时控制寄存器GPTCONA位名称及功能位名称功能8-7T1TOADC使用T1事件启动A/D转换。6TCMPOE定时器比较输出使能。0：定时器比较输出为高阻；1：定时器比较输出由各自定时器触发逻辑驱动5-4T2CMPOE-T1CMPOE定时器2/1比较输出使能3-2T2PIN定时器2比较极性选择。00强制低;01低有效;10高有效;11强制高1-0T1PIN定时器1比较极性选择通用定时控制寄存器GPTCONA位名称及功能（续）2.2TMS320F2812的硬件结构事件管理器（续）PWM电路每个事件管理器可同时产生8路PWM(PulseWidthModulation)信号3个比较单元可产生3对互补的PWM信号两个通用定时器产生两路PWM信号2.2TMS320F2812的硬件结构事件管理器模块功能2.2TMS320F2812的硬件结构PWM波形的产生T1CNTT1CMPRPWM使能相等比较匹配事件输出不对称的PWM波形（连续增计数）输出对称的PWM波形（连续增/减计数）带有死区的PWM波形2.2TMS320F2812的硬件结构事件管理器（续）PWM电路相关控制寄存器比较控制寄存器COMCONA和COMCONB比较方式控制寄存器ACTRA和ACTRB死区控制寄存器DBTCONA和DBTCONB比较控制寄存器位定义位名称功能15CENABLE比较器使能14-13CLD1-CLD0比较寄存器CMPRx重新装载条件00:下溢；01：下溢或周期匹配；10：立即；11：保留12SVENABLE空间向量PWM模式使能11-10ACTRLD1-ACTRLD0方式控制寄存器重新装载条件定义同CLD1-CLD09FCMPOE完全比较器输出使能比较控制寄存器COMCONA位名称及功能位名称功能8PDPINTAStatusPDPINTA引脚状态7FCMP3OE完全比较器3输出