浅析VLSI互联系统时延分析和时延优化方法

浅析VLSI互连系统时延分析和时延优化方法摘要：首先介绍了VLSI互连系统的时延的定义，然后简单地说明了目前所采用的几种时延的计算方法和延时模型，最后分为改变布线结构，改良驱动器电路以及减少RC常量三局部介绍了目前VLSI互连系统时延的优化方法。关键字：时延Elmore延时法RC模型时延优化DelayAnalysisofVLSIinterconnectsystemsanddelayoptimizationAbstract:FirstlyweintroducedthedefinitionofdelayinVLSIinterconnectionsystem,andabriefdescriptionofseveralofthecurrentlyusedmethodofcalculatingdelayanddelaymodels.AndfinallydescribesthecurrentVLSIinterconnectsystemlatencyoptimizationmethods:changethewiringstructure,improveddrivercircuits,reducetheRCconstants.Keywords:timedelay,Elmoredelaymethod,RCModels,timedelayoptimization1引言在早期的电子工业中，对大多数的电路系统而言，互连线尺寸远小于信号波长，在这种情况下，由于逻辑门和晶体管所引起的信号延迟远远大于互连线所引起的延迟，所以，互连线通常只被看作是简单的金属导体，它仅具有电连通的意义，这时，整个电路系统的性能主要取决于电路的逻辑设计，只需利用传统的电路模拟工具就可在时域内有效地对这一类电路系统分析与模拟。但是近些年来，随着半导体材料科学与信息产业的迅猛开展，大规模集成电路的系统规模越来越大，工作速度越来越高，特征尺寸日益减小。不断增加的导线电阻加上缩短的门延迟使得导线延迟越发重要，门电路的速度将越来越快，导线速度却更慢。尽管在180nm甚至更低工艺采用铜互连及其它低K介电系数材料来减少互连延迟，然而互连线的时延仍将占总延时的60％-70％，成为制约系统性能的关键因素。本文浅析了VLSI互联系统时延分析方法，简单介绍了时延优化方法。2时间延迟的定义关于时延的定义有不同提法。目前大多数时延研究采用Elmore时延概念或者以信号上升或下降时间即信号在其最大值的10％与90％之间变化所需的时间作为时延的定义。Elmore把时延定义为脉冲响应的一阶分量，即TD=其中e(t)单位脉冲响应，TD近似地表示了信号从其初始值到达最终值的50％时所需的时间。图13时延的计算方法时延研究都要以时延分析和计算为根底。目前，时延定量分析和计算方法主要包括以下三大类：3.1SPICE模拟法SPICE软件是广泛使用的电路模拟工具。它用梯形公式和Gear公式数值积分法对电路进行动态波形分析，从而计算出时延。这种方法的计算精度较高，但速度慢，因而对大规模电路的时延分析，需花费过量的计算资源，不能适应VLSI的要求。3.2分量匹配法(MMM)分量匹配法分析时延的根本思路是用一个简单的多项式逼近电路的脉冲响应。设电路的脉冲响应为H〔s〕并令H(s)=这里，m(n=0，1，2，⋯)称为n阶分量。选择适宜的阶数，就可以用一个简单的多项式近似H(s)。H(s)的前三个分量可计算为一般说来，阶数取得太大，精度较高，但计算复杂化。3.3Elmore延时法Elmore延迟法相当于一阶分量匹配法，其延迟时间为TD=m1/m0。当实际波形非单调变化时，这种方法就不准确了，这是其局限性。但计算简单是它的优势，特别是针对具有RC树结构的线网．其时延可用观察法计算出：其中，k是树的节点,rnk是输出节点n与节点k共享的公共路径的电阻,ck是节点k上的电容。rnk和ck的具体计算与所用电路模型有关，下面分几种模型来进一步地分析。用Elmore延时法有三种最根本的模型结构，分别是L型，型和T型。这几种模型延时计算过程如下：图2L型型TD=RCTD=1/2RCT型TD=1/2RC3.4互连线的RC模型3.4.1集总RC模型设用π型等效电路模型，此时TD可写为其中，R0表示源点的输出电阻(Vo是源点，vi是漏点),re和ce分别表示边(连线)e的电阻和电容,Ce表示之树Te中的节点电容之和(这里Te是边e之后的之树)，CO表示整棵树的总电容，path(Vo,Vi)表示连接Vo和Vi的所有边的集合。假设re和ce与边e的长度成正比，那么上式第一项表示时延与RC树的连线总长度成线性关系，而Σ求和项表示时延与源点到漏点的距离成二次平方关系。因此可得出以下结论：(1)当Ro较大时，第一项起主要作用，布线应按连线长度最小为原那么；(2)当Ro相对较小时，求和项占主导地位，布线应使Vi和Vo的距离最近，并且希望path(Vo，Vi)中无分支。分布RC模型图3如下图为分布RC的简化模型，通过微分方程对偏微分方程进行求解，进行数学简化处理后，可以得到传输线终端电压在阶跃输入鼓励下的时域表达式。再进一步计算便可以得到延时函数表达式。以上所有计算时延的方法各有优劣。我们的结论是：(1)精确度与计算速度通常是矛盾的，需折衷考虑和合理选择；(2)时延计算应具体考虑所用模型，只要连线的和c的值相对较小或工作频率不很高，用集总参数模型也是足够准确的；(3)现有时延计算方法存在的一个共同问题是主要用于分析验证，而无法直接提供如何改善时延的信息，从而很难在幅员设计中用来指导布局和布线。4时延的优化方法互连时延已经成为决定互连性能的关键因素，因此非常有必须采用一定技术手段优化时延。为了改善互连系统的延时，我们采用以下几种方法。第一种方法是采用多层互连线，使上层的互连线较宽和较厚。采用多层互连线可以局部解决因互连线尺寸缩小和芯片尺寸增大引起的延时增加，这是因为局部互连线可以采用尺寸较小的第一层(最下层)金属互连线。而长距离的互连线可以采用较宽较厚的上层金属互连线，从而使传播延时缩短。同时通过通孔可以把不同层的金属互连线连接起来，这样信号进行长距离传送时不再需要通过多晶或扩散层进行跨接。由于现代工艺的芯片的大局部面积为互连线所占据，采用多层金属互连线可以减小芯片尺寸，而且互连线的平均长度是与互连线的层数成反比的，所以多层互连线可以进一步改善延时。第二种方法是改良驱动电路。假设一条总电容和总电阻分别为Rint和Cint的分布参数互连线由输出电阻为R0的一个信号源驱动，互连线终端的负载电容为CL,如下图图4当输入为单位阶跃时，如果延时定义为阶跃响应由其终值的10％增加到90％所需要的时间，那么该互连线的总延时为：T90%=1.0RintCint+2.3(R0CL+R0Cint+RintCL)当不考虑负载电容CL时：总延时为T90%=1.0R0Cint+2.3R0Cint由于互连线的电阻和电容都随连线长度线性地增长，因此上式所表示的互连线总延时将随互连线长度的平方增加。可以证明，如果整个互连线长度被分隔成许多小段，并在相邻两段之间插入一个驱动器，那么互连线的总延时与互连长度之间的关系可以变成线形关系而不是平方关系。所以通过改良驱动器电路，例如通过尺寸逐级增大的级连驱动器使最后一级具备足够的驱动能力的互连线，或者在长互连线中插入驱动器把长互连线分隔成许多较小的子段，都可以使互连线的延时减小。改良驱动器电路的方法主要有：(1)采用最小尺寸反相器作复接驱动器驱动互连线。(2)采用最优尺寸反相器作复接驱动器驱动互连线。(3)采用级连反相器驱动互连线。另外，随着电路几何尺寸的缩小，电路的延迟也因金属互连线电阻的增加和互连的电容效应而增长，RC常量迅速成为控制运行速度和相关功耗的主导因素。RC常数是金属的电阻系数和金属间介质结构电容的函数。减小RC常量的方法包括：采用具有较低电阻率和较高抗电迁徙性能的金属。例如铜代替Al；因为互连延迟与互连长度L的平方根成正比，所以减小互连长度可带来显著效果。另外，宽度P要尽可能的大。绝大多数的集成电路金属化设计，局部或全部采用电阻系数为2.66的铝合金。目前，一个开展最快的趋势是用铜代替。铜有较低的电阻1.67。用低介电常数的绝缘材料提供电隔离。用低介电常数的绝缘材料提供电隔离是近期开展起来的改善延迟的新方法。对于绝缘层来说，仅仅从它淀积或生长的电性能来考虑是不够的。它受采用条件的影响，随结构完美程度，缺陷浓度，多孔容量，断层，化学合成物，电子捕获能力等而变化，这些导致了很大的隐含特性。绝缘层特别易受这些影响。应力，混合或吸收杂质是能影响绝缘层性质的其它一些因素。此外，它们还易老化，吸水，氧化和低温固化。而低K材料具备下面的特点：低介电常数(更适宜各向异性)。低吸水性，好的化学和热稳定性，高玻璃转化温度，良好的间隙填充和平坦化能力低薄膜应力，好的电性能(低介电损耗，对热载流子退化的正效应，低漏电流，低功耗)等等。由上所述可知，采用低K材料能够改善电路性能，是减小延时的另一个方法。但只有铜互连与低K介质材料结合起来，才能明显发挥它的优越性。随着集成电路的开展，互连线长度和布线层数急剧增加，而导致延迟时间增大。铜互连和低介电常数材料能极大地减小金属互连布线层数。3〕插入式中继工艺和可变间隙设计。由上面的改良方法可知，采用铜和低k介质材料对互连的改善确实有很大影响，但目前我们可以利用的材料因为材料性能及加工工艺诸方面的影响，对互连的改善都有一定的限制和困难度，所以从设计上采用一些新的方法是非常必要的。目前比拟成熟的工艺是插入式中继工艺和可变间隙设计。目前随集成电路的开展，全局互连的长度不断增加，再加之互连向深亚微米级开展，长的互连势必引起种种如寄生效应及串扰等的问题。因为互连延迟与互连长度L的平方根成正比，所以减小互连长度带来的效果显著。因此在长互连线上插入缓冲器是一个减小延迟的很好的考虑方法。因为缓冲器能恢复电位，阻止了时钟线上电容的累加效应，从而减低RC值，减小延时。既可以提高信号传送的速度，还可以提高抗噪声干扰能力。当然，参加缓冲器后，由于缓冲器本身也有延时，也会增加时钟线的延时，但总的来讲，它对时钟线的延时减小起着重要的作用一般来说传输线长度超过6mm时，参加缓冲器就变得很重要了。但参加的数目是有一定优化的。所谓的可变间隙路由设计是指在同一金属层允许不同线宽出现，可变间隙路由设计在垂直间距不增加的情况下，延时能够减小很多。但是最大间隙是最小间隙的两倍时，延时的改善到达极限。5小结随着集成电路的开展，用一些模拟软件模拟的延迟时间从数值和精度方面越来越不能满足电路性能的需求，一些传统的互连线模型，由于各种复杂效应的出现，也越来越不适应延迟时间的精确计算，这是当今集成电路开展的重要阻碍之一，因此，需要研究新的互连模型来计算延迟时间，为电路设计提供比拟精确的性能指标。如今集成电路规模越来越大，互连延时日益成为制约系统性能的关键因素，必须寻找更多的措施来优化延时。参考文献：[1]孔昕,吴武臣,侯立刚等.VLSI互联线的延时优化研究[J].微电子学与计算机,2010,27(4):66.[2]赵文庆.超大规模集成电路互连线讨延分析方法)[J].浙江工业大学学报,1997,25(3).[3]钱利波,朱樟明.基于65nmCMOS工艺的互连串扰及延时优化技术[D][D].西安:西安电子科技大学硕士论文,2010.[4]李长辉,毛军发.深亚微米工艺互连线时延串扰分析及优化设计上海：上海交通大学硕士论文，2004[5]陈春鸿,