理学组合逻辑电路

2024/6/2414.1概述

电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。每一个输出变量是全部或部分输入变量的函数：L1=f1（A1、A2、…、Ai）L2=f2（A1、A2、…、Ai）

……Lj=fj（A1、A2、…、Ai）

2024/6/242组合电路的研究内容分析：设计：给定逻辑图得到逻辑功能分析给定逻辑功能画出逻辑图设计2024/6/2434.2组合逻辑电路的分析和设计方法4.2.1组合逻辑电路的分析方法

4.2.2组合逻辑电路的设计方法

2024/6/2444.2.1组合逻辑电路的分析方法1.分析的主要步骤如下：

(1)由逻辑图写表达式；

(2)化简表达式；

(3)列真值表；

(4)描述逻辑功能。所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。2024/6/2452.举例说明组合逻辑电路的分析方法

例4-1试分析图所示电路的逻辑功能。解：第一步：由逻辑图可以写输出F的逻辑表达式为：逻辑电路图2024/6/246

第二步：可变换为

F=AB+AC+BC

第三步：列出真值表如表3-1所示。ＡＢＣF００００００１００１０００１１１１０００１０１１１１０１１１１１真值表

第四步：确定电路的逻辑功能。由真值表可知，三个变量输入Ａ，Ｂ，Ｃ，只有两个及两个以上变量取值为1时，输出才为1。可见电路可实现多数表决逻辑功能。2024/6/247例4-2分析下图所示电路的逻辑功能。例4-2逻辑电路图仿真

2024/6/248

解：为了方便写表达式，在图中标注中间变量，比如F1、F2和F3。S2024/6/249例4-2真值表该电路实现两个一位二进制数相加的功能。S是它们的和，C是向高位的进位。由于这一加法器电路没有考虑低位的进位，所以称该电路为半加器。根据S和C的表达式，将原电路图改画成图（b）所示的逻辑图。图（b）逻辑图仿真

2024/6/24102024/6/24112024/6/24124.2.2组合逻辑电路的设计方法１.组合逻辑电路的设计步骤：

(1)分析设计要求，设置输入输出变量并逻辑赋值；

(2)列真值表；

(3)写出逻辑表达式，并化简；

(4)画逻辑电路图。与分析过程相反，组合逻辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的最简单的逻辑电路。2024/6/24132.组合逻辑电路设计方法举例。

例4-3一火灾报警系统，设有烟感、温感和紫外光感三种类型的火灾探测器。为了防止误报警，只有当其中有两种或两种以上类型的探测器发出火灾检测信号时，报警系统产生报警控制信号。设计一个产生报警控制信号的电路。解：(1)分析设计要求，设输入输出变量并逻辑赋值；

输入变量：烟感A

、温感B，紫外线光感C；输出变量：报警控制信号Y。逻辑赋值：用1表示肯定，用0表示否定。2024/6/2414(2)列真值表；把逻辑关系转换成数字表示形式；例4-3真值表ＡＢＣＹ００００００１００１０００１１１１０００１０１１１１０１１１１１(3)由真值表写逻辑表达式，并化简；

化简得最简式：2024/6/2415例4-3的逻辑电路图

(4)画逻辑电路图：

用与非门实现，其逻辑图与例3-1相同。如果作以下变换：用一个与或非门加一个非门就可以实现，其逻辑电路图如图所示。2024/6/24164.3常用组合逻辑电路模块4.3.1加法器4.3.2数据选择器4.3.3数值比较器4.3.4编码器4.3.5译码器

2024/6/24174.3.1加法器

算术运算是数字系统的基本功能，更是计算机中不可缺少的组成单元。本节介绍实现加法运算的逻辑电路。1）半加器

半加：两个一位二进制数相加。

全加器：实现半加操作的电路。把本位两个加数A、

B

二者相加，得到求和结果S

和该位的进位信号C

。2024/6/2418设计一个半加器（1）列真值表（2）写表达式（3）画逻辑图2024/6/2419

全加：除了两个加数，还有地位来的进位的加法运算。全加器：实现全家运算的电路。全加器能把本位两个加数An、

Bn和来自低位的进位Cn-1三者相加，得到求和结果Sn和该位的进位信号Cn

。设计一个全加器电路：2）全加器2024/6/2420

全加器的真值表Sn

Cn0000000110010100110110010101011100111111An

Bn

Cn-1由真值表写最小项之和式，再稍加变换得：2024/6/2421Sn

Cn0000000110010100110110010101011100111111An

Bn

Cn-1由真值表写最小项之和式，再稍加变换得：2024/6/2422

全加器（a）电路图（b）逻辑符号由表达式得逻辑图：仿真

2024/6/24233）集成加法器及其应用

全加器可以实现两个一位二进制数的相加，要实现多位二进制数的相加，可选用多位加法器电路。2024/6/2424CI是低位的进位，CO是向高位的进位，A3A2A1A0和B3B2B1B0是两个二进制待加数，S3、S2、S1、S0是对应各位的和。

74LS283电路是一个四位加法器电路，可实现两个四位二进制数的相加。2024/6/2425低位芯片进位输出CO与高位芯片进位输入端CI相连2024/6/2426多位加法器除了可以实现加法运算功能之外，还可以实现组合逻辑电路。

由74LS283构成的代码转换电路8421BCD码0011余3码例：将8421BCD码转换成余3码。

余3码＝8421BCD码＋3(即0011)仿真

2024/6/2427二进制并行加法/减法器C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。2024/6/2428加法器小结能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。2024/6/2429在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，叫做数据选择器，也称为多路选择器,其作用相当于多路开关。常见的数据选择器有四选一、八选一、十六选一电路。

4.3.2数据选择器2024/6/2430以四选一数据选择器为例。(1)四选一数据选择器的逻辑电路图1）数据选择器的工作原理地址输入端控制输入端数据输入端输出端2024/6/2431(2)四选一数据选择器的功能表输入输出S

A1

A0Y0××0100D0101D1110D2111D32024/6/24322）数据选择器产品介绍三个地址输入端A2、A1、A0，八个数据输入端D0~D7，两个互补输出的数据输出端Y和Y，一个控制输入端S。74LS151的逻辑符号

2024/6/2433

74LS151的功能表

禁止状态工作状态2024/6/24343）集成数据选择器的典型应用1.功能扩展

用两片八选一数据选择器74LS151，可以构成十六选一数据选择器。

利用使能端（控制端）。2024/6/2435

用74LS151构成十六选一数据选择器

扩展位接控制端A3=1时，片Ⅰ禁止，片Ⅱ工作A3=0时，片Ⅰ工作，片Ⅱ禁止输出需适当处理（该例接或门）仿真

2024/6/24362．实现组合逻辑函数比较可知，表达式中都有最小项mi，利用数据选择器可以实现各种组合逻辑函数。组合逻辑函数8选14选12024/6/2437

例4-5试用八选一电路实现

解：将A、B、C分别从A2、A1、A0输入，作为输入变量，把Y端作为输出F。因为逻辑表达式中的各乘积项均为最小项，所以可以改写为根据八选一数据选择器的功能，令2024/6/2438具体电路见图：

例4-5电路图D0=D3=D5=D7=1D1=D2=D4=D6=0S＝0仿真

2024/6/2439ABCF00010010010001111000101111001111真值表对照法注意变量高低位顺序！2024/6/2440

例4-6试用八选一电路实现三变量多数表决电路。

例4-6的真值表ABCF00000010010001111000101111011111

解：假设三变量为A、B、C，表决结果为F，则真值表如表所示。2024/6/2441在八选一电路中，将A、B、C从A2、A1、A0

输入，令D3=D5=D6=D7=1D0=D1=D2=D4=0S＝0F＝Y则可实现三变量多数表决电路，具体电路图请读者自行画出。则2024/6/2442

数值比较器：能够比较数字大小的电路。1）一位数值比较器（1）两个一位数A和B相比较的情况：

A＞B：只有当A=1、B=0时，A＞B才为真；

A＜B：只有当A=0、B=1时，A＜B才为真；

A=B：只有当A=B=0或A=B=1时，A=B才为真。ABYA>BYA<BYA=B000010101010100110014.3.3数值比较器2024/6/244374LS85的逻辑符号如果要比较两个多位二进制数A和B的大小？必须从高向低逐位进行比较。2）多位数值比较器的工作原理四位数值比较器74LS85级联输入便于功能扩展2024/6/244474LS85的功能表输入级联输入输出A3，B3A2，B2A1，B1A0，B0IA＞BIA＜BIA=BFA＞BFA＜BFA=B10××××××10001××××××010A3=B310×××××100A3=B301×××××010A3=B3A2=B210××××100A3=B3A2=B201××××010A3=B3A2=B2A1=B110×××100A3=B3A2=B2A1=B101×××010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001A3=B3A2=B2A1=B1A0=B0××10012024/6/2445

3）

集成数值比较器的应用（1）组成4位并行比较器（2）组成5位并行比较器（3）组成多位比较器2024/6/2446生活中常用十进制数及文字、符号等表示事物。4.3.4编码器数字电路只能以二进制信号工作。编码器译码器2024/6/2447

把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。

n

位二进制代码有2n

种组合，可以表示2n

个信息。

要表示N个信息所需的二进制代码应满足

2n

N2024/6/24481）二进制编码器将输入信号编成二进制代码的电路。2n个n位编码器高低电平信号二进制代码2024/6/2449(1)分析要求：

输入有8个信号，即N=8，根据2n

N的关系，即n=3，即输出为三位二进制代码。例：设计一个编码器，满足以下要求：(1)将I0、I1、…I78个信号编成二进制代码。(2)编码器每次只能对一个信号进行编码，不允许两个或两个以上的信号同时有效。(3)

设输入信号高电平有效。2024/6/2450001011101000010100110111I0I1I2I3I4I5I6I7(2)列编码表：输入输出Y2

Y1

Y02024/6/2451(3)写出逻辑式并转换成“与非”式Y2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I72024/6/2452(4)画出逻辑图10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y02024/6/2453将十进制数0~9编成二进制代码的电路2）二–

十进制编码器表示十进制数4位10个编码器高低电平信号二进制代码2024/6/2454

列编码表：四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示0~9十个数码，最常用的是8421码。000输出输入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD码编码表2024/6/2455

写出逻辑式并化成“或非”门和“与非”门Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I72024/6/2456画出逻辑图10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y02024/6/2457

法二：2024/6/2458十键8421码编码器的逻辑图+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K

×10S001S12S23S34S45S56S67S78S89S92024/6/2459

当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。

即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。3）优先编码器4）集成优先编码器简介2024/6/2460CT74LS4147编码器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y31111111111111输入(低电平有效)输出(8421反码)0

011010

0111110

10001110

100111110

1010111110

10111111110

110011111110

110111111111011102024/6/2461例:CT74LS147集成优先编码器(10线-4线)T4147引脚图低电平有效16151413121110912345678CT74LS41472024/6/2462集成优先编码器(8线-3线)1615141312111091234567874LS14874LS348为选通输入端，低电平有效编码器工作输出均被锁定在高电平2024/6/2463

74LS148电路的功能表例：八线—三线优先编码器74LS1482024/6/2464

74LS148的逻辑功能描述：

(1)编码输入端：逻辑符号输入端上面均有“—”号，这表示编码输入低电平有效。I0~I7低电平有效允许编码，但无有效编码请求优先权最高2024/6/2465

(2)编码输出端：从功能表可以看出，74LS148编码器的编码输出是反码。Y2、Y1、Y02024/6/2466

（3）选通输入端：只有在=0时，编码器才处于工作状态；而在=1时，编码器处于禁止状态，所有输出端均被封锁为高电平。SS禁止状态工作状态2024/6/2467允许编码，但无有效编码请求正在优先编码（4）选通输出端YS和扩展输出端YEX：为扩展编码器功能而设置。2024/6/246874LS148的逻辑符号

以上通过对74LS148编码器逻辑功能的分析，介绍了通过MSI器件逻辑功能表了解集成器件功能的方法。要求初步具备查阅器件手册的能力。不要求背74LS148的功能表。2024/6/2469

用74LS148接成的16线—4线优先编码器优先权最高(2)片无有效编码请求时才允许(1)片编码编码输出的最高位编码输出为原码仿真

2024/6/24704.3.5译码器

译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。1）二进制译码器8个3位译码器二进制代码高低电平信号2024/6/2471真值表输入：3位二进制代码输出：8个互斥的信号2024/6/2472逻辑表达式逻辑图电路特点：与门组成的阵列2024/6/2473集成二进制译码器74LS138A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、、为选通控制端。当G1＝1、时，译码器处于工作状态；当G1＝0、时，译码器处于禁止状态。2024/6/2474真值表输入：自然二进制码输出：低电平有效2024/6/247574LS138的级联2024/6/2476二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。2）二-十进制译码器（1)8421BCD码译码器

把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。2024/6/2477真值表2024/6/2478逻辑表达式逻辑图2024/6/2479将与门换成与非门，则输出为反变量，即为低电平有效。2024/6/2480（2)集成8421BCD码译码器74LS422024/6/24813）数字显示译码器（1)半导体数码显示器

用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。2024/6/2482（2)分段式数码管显示译码器真值表仅适用于共阴极LED真值表2024/6/2483a的卡诺图2024/6/2484b的卡诺图c的卡诺图2024/6/2485d的卡诺图e的卡诺图2024/6/2486f的卡诺图g的卡诺图2024/6/2487逻辑表达式2024/6/2488逻辑图2024/6/2489（3)集成显示译码器74LS48引脚排列图2024/6/2490功能表2024/6/24912024/6/2492将BI/RBO和RBI配合使用，可以实现多位数显示时的“无效0消隐”功能。具有无效0消隐功能的多位数码显示系统2024/6/24934）译码器的应用（1)译码器的扩展用两片74138扩展为4线—16线译码器2024/6/2494（2)实现组合逻辑电路例试用译码器和门电路实现逻辑函数：解：将逻辑函数转换成最小项表达式，再转换成与非—与非形式。=m3+m5+m6+m7=用一片74138加一个与非门就可实现该逻辑函数。2024/6/2495

例某组合逻辑电路的真值表如表所示，试用译码器和门电路设计该逻辑电路。解：写出各输出的最小项表达式，再转换成与非—与非形式:2024/6/2496

用一片74138加三个与非门就可实现该组合逻辑电路。

可见，用译码器实现多输出逻辑函数时，优点更明显。2024/6/2497译码器小结把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。2024/6/24984.4组合逻辑电