第10讲主存储器

计算机组成原理PrinciplesofComputerOrganization广义双语教学课程

校级精品课程1第4章存储器(2)相联存储器AssociativeMemoryChapter4Storage主存储器MainMemoryAmemoryunitisacollectionofstoragecellstogetherwithassociatedcircuitsneededtotransferinformationinandoutofstorage.Thememorystoresbinaryinformationingroupsofbitscalledwords.22．动态存储器的刷新RefreshMOS管的栅极电容容量很小，绝缘电阻不够大，经过一段时间后电荷逐渐泄漏，使保存的信息丢失。为了不丢失数据，必须及时对保存的信息进行刷新。在芯片内部把存储单元的内容读出来再写回去，信息不出现在数据总线上。DRAM芯片通常采用定时逐行刷新。刷新周期一般为2ms。动态存储器DynamicRAM行地址相同的各列存储单元32．动态存储器的刷新Refresh①集中刷新在一个刷新周期内，用一段固定的时间，连续对存储器的所有行逐一刷新，在此期间内停止CPU和其他主设备对存储器的读写。例如，1个存储器有1024行，存储周期为200ns。刷新一次需204.8μs。在2ms内还有1795.2μs的时间可用于存储器读写。t刷新周期刷新刷新集中刷新方式的缺点：在刷新期间不能访问存储器，有时会影响CPU工作。4②分布式刷新在2ms时间内分散地将各行刷新一遍，每隔Δt时间刷新一行。Δt=刷新周期/存储器行数动态存储器一般分为128行，所以Δt=2ms/128=15.625μstΔt刷新周期2．动态存储器的刷新Refresh5存储控制电路依次产生行地址，并发出刷新请求信号。在DRAM芯片内，所有行地址相同的存储单元同时进行刷新。微处理机芯片一般都有动态存储器刷新控制功能，产生行地址和刷新控制信号。行地址该行所有的列存储单元同时被刷新……该行所有的列存储单元同时被刷新该行所有的列存储单元同时被刷新该行所有的列存储单元同时被刷新2．动态存储器的刷新Refresh6DoubleDataRate(DDR)SDRAMDoubledatarate(DDR)SDRAMwasalaterdevelopmentofSDRAM,usedinPCmemorybeginningin2000.DDR2SDRAMwasoriginallyseenasaminorenhancement(basedupontheindustrystandardsingle-coreCPU)onDDRSDRAMthatmainlyaffordedhigherclockspeedsandsomewhatdeeperpipelining.However,withtheintroductionandrapidacceptanceofthemulti-coreCPUin2006,itisgenerallyexpectedintheindustrythatDDR2willrevolutionizetheexistingphysicalDDR-SDRAMstandard.Further,withthedevelopmentandintroductionofDDR3SDRAMin2007,itisanticipatedDDR3willrapidlyreplacethemorelimitedDDRandnewerDDR2.SDRAM（SynchronousDynamicRAM）在一个时钟周期内只传输一次数据，它是在时钟的上升沿进行数据传输；而DDR内存则是一个时钟周期内传输两次数据，能够在时钟的上升沿和下降沿各传输一次数据，因此称为双倍速率同步动态随机存储器。7§4.2.5主存储器与CPU的连接单个存储器芯片的容量往往不能满足需要，用存储器容量的扩展技术实现所要求容量的存储器。（1）位扩展（2）字扩展存储器芯片的位数K小于所设计的存储器的位数N。存储器芯片的字数小于所设计的存储器的要求。用L字×K位的存储器芯片构成L字×N位的存储器，用L字×K位的存储器芯片构成M字×K位的存储器，存储器芯片数=N/K存储器芯片数=M/L8（4）与CPU连接②如果CPU有等控制线，在产生片选信号时必须要用到。③要连接CPU的全部地址线和数据线。①存储系统一定是既有RAM又有ROM。（3）字位扩展存储器芯片的字数和位数都小于所设计的存储器的要求。用L字×K位的存储器芯片构成M字×N位的存储器，需要（M/L）×（N/K）个存储器芯片。9

I/O0I/O1I/O2I/O3

16K×4RAMA0……A13

D0…D3D4…D7A0…A13

I/O0I/O1I/O2I/O3

16K×4RAMA0……A13

（1）位扩展例1：用16K×4的RAM芯片构成16K×8的存储器。将存储器芯片的地址线、片选线、读写控制线并联，数据线分别引出。10（2）字扩展例2：用1K×4位的RAM芯片构成4K×4位的存储器。将各个存储器芯片的地址线、数据线、读写控制线并联由片选线区分每个芯片的地址范围D3A9A0

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

I/O0I/O1I/O2I/O3

1024×4RAMA0…A9

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

A10A11D0…………

2-4译码器11（3）字位扩展用L字×K位的存储器芯片构成M×N的存储器，需要（M/L）*（N/K）个存储器芯片。片选信号由高位地址译码产生。低位地址直接与存储器芯片的地址线连接。例3：用1K×4位的RAM芯片构成2K×8位的RAMEachwordinmemoryisassignedanidentificationnumber,calledanaddress,startingfrom0andcontinuingwith1,2,3,upto2k-1wherekisthenumberofaddresslines.12A9A0A10A11………D7…D4D3…D0I/O0I/O1I/O2I/O3

1024×4RAMA0…A9

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

I/O0I/O1I/O2I/O3

1024×4RAM

A0…A9

AB2-4译码器13（4）与CPU连接如果CPU有等控制线，在产生片选信号时必须要用到。存储系统一定是既有RAM又有ROM。注意：①CPU的地址总线和数据总线的线数。②ROM的输出允许信号。Theselectionofaspecificwordinsidethememoryisdonebyapplyingthek-bitbinaryaddresstotheaddresslines.Adecoderinsidethememoryacceptsthisaddressandopensthepathneededtoselectthebitsofthespecifiedword.14例：CPU字长16位，有8条数据线，15条地址线，，等控制线。存储器按字节编址。要求用8K×4bit的RAM芯片和8K×8bit的ROM芯片组成16KB的ROM和8KB的RAM。ROM的起始地址0000H，RAM的起始地址6000H。①说明该计算机的地址空间、实存容量、ROM和RAM的地址范围分别是多少？②计算RAM和ROM芯片数，说明应该选用什么译码器。③画出CPU和存储系统的电路连接图。15解：①CPU有15条地址线，∴地址空间=215=32K实存容量=ROM容量+RAM容量=16KB+8KB=24KB16KB的ROM区的地址范围是0000H~3FFFH。RAM区的地址范围是6000H~7FFFH。②RAM芯片数=（8K×8）/（8K×4）=2ROM芯片数=（16K×8）/（8K×8）=28K字的存储器芯片有13条地址线，CPU有15条地址线，∴地址译码器要对15—13=2条地址线译码，所以应该用2-4译码器。③CPU和存储系统的电路连接图：16

A14

A13

A12…A0

CPUD0…D72-4译码B器AA0~A12

8K×4

RAMD0~D3

A0~A12

8K×8

ROMD0~D7

A0~A12

8K×4RAMD0~D3

A0~A12

8K×8

ROMD0~D7

1……17在组成计算机的存储系统时往往需要增加一些控制电路。如，地址多路转换，地址选通，刷新控制，读/写控制逻辑，地址保护，Wait/Ready信号，等。地址/数据线复用某些CPU采用地址/数据线复用技术。将低N位地址总线与N位的数据总线复用。访存时，先用地址总线输出高N位地址，用数据总线输出低N位地址，需要附加电路将低N位地址锁存。然后，将N位的地址/数据线转换为数据总线。行地址和列地址复用某些大容量的存储芯片为了减少芯片引脚数，将地址分两次送入存储芯片内。存储芯片内有相应的行地址和列地址锁存器。Wait/Ready信号存储器芯片内部一般不能提供Wait/Ready信号，必须由外部电路产生。181.单体多字系统程序和数据在存储器内一般是连续存放的。如果每次访存，用一个地址，能够一次取出N条指令/数据，就相当于把存储器的速度提高了N倍。单体多字技术是使存储器字长是指令/数据字长的N倍。在每个存储单元中存放N个数据字/指令字。§4.2.7提高访存速度的措施单体多字技术要求数据总线和CPU内的数据寄存器也是N倍字长的。字0字1字2字3地址00……00地址00……01地址00……10字4字5字6字7字8字9字10字11192.多体并行系统大容量的主存储器可以由多个存储体组成。每个存储体都有自己的读写控制线路、地址寄存器和数据寄存器，称为“存储模块”。多模块存储器可以实现重叠或交叉存取。在M个模块上交叉编址称为模M交叉编址。M一般为2m，也有M是质数的。高位交叉编址用于扩展存储空间或划分程序可访问的地址空间。低位交叉编址用于解决CPU速度高、存储器速度低的矛盾。§4.2.7提高访存速度的措施20N-k位k位多存储体低位交叉编址方式M=2K模块内地址模块选择译码器ARMM-1DRARMiDRARM0DR……21低位交叉编址的存储器，连续地址分布在相邻的不同模块中，而同一模块内的地址都是不连续的。048…4j+0…159…4j+1…2610…4j+2…3711…4j+3…模4交叉编址的地址序列在理想情况下，如果程序段和数据块都连续地在存储模块中存放和读取，低位交叉编址方式可以大大提高主存的有效访问速度。但是，当程序发生转移或随机访问少量数据，地址流不是均匀分布在各个存储模块中，就会产生访存冲突。22多体交叉存储模块可以有两种不同的方式进行访问。1．同时访问M个模块同时启动一次存储周期，并行地读出或写入数据。同时访问多个存储模块能够一次提供多个数据或多条指令。同时访问要增加数据总线的宽度。048…4j+0…159…4j+1…2610…4j+2…3711…4j+3…23在T时间里能够连续读/写M次。使得存储器的等效访问时间缩短为T/M，理论上可以提高M倍。2．交叉访问M个模块按一定顺序依次轮流启动各自的存储周期，启动相邻的2个模块的时间间隔为单模块的读写周期T的1/M。M1M2M3M40T2T3T4T123412341234123424M1M2M3M40T2T3T4T1234123412341234模4交叉编址的读出048…4j+0…159…4j+1…2610…4j+2…3711…4j+3…2．交叉访问25附录4A相联存储器AssociativeMemory相联存储器不是按地址访问，而是按所存数据字的内容查找。Content-addressablememory(CAM)isaspecialtypeofcomputermemoryusedincertainveryhighspeedsearchingapplications.Itisalsoknownasassociativememory,associativestorage.Unlikestandardcomputermemory(randomaccessmemoryorRAM)inwhichtheusersuppliesamemoryaddressandtheRAMreturnsthedatawordstoredatthataddress,aCAMisdesignedsuchthattheusersuppliesadatawordandtheCAMsearchesitsentirememorytoseeifthatdatawordisstoredanywhereinit.Ifthedatawordisfound,theCAMreturnsalistofoneormorestorageaddresseswherethewordwasfound.Page153~15526相联存储器AssociativeMemory在查找时，将要查找的字（或该字的关键字部分）与相联存储器中的全部字（或每个字的关键字部分）同时比较。如果某字与要查找的内容相符合，则返回1，否则返回0。查找结果寄存器SRR××××××……×101101……1CR比较数寄存器MR屏蔽寄存器……………………………………字01W-1………………WSR字选择寄存器1027相联存储器能进行各种比较操作（相等、不等、小于、大于、求最大值、最小值，等）。相联比较电路很复杂，速度比较慢。同时比较的字越多，速度越慢。需要高速电路支持。TherearecostdisadvantagestoCAMhowever.UnlikeaRAMchip,whichhassimplestoragecells,eachindividualmemo