基于FPGA的DDS应用设计

摘要毕业设计论文毕业设计论文基于FPGA的DDS应用设计PAGE36PAGEIII摘要本文以FPGA为平台，介绍了DDS的基本原理，DDS的FPGA实现方案。在传统DDS的基础上提出改进措施，使得DDS具有更高的输出分辨率和波形存储器利用率。在信号发生器的设计中,传统的用分立元件或通用数字电路元件设计电子线路的方法设计周期长,花费大,可移植性差。本设计是利用EDA技术设计的电路,该信号发生器输出信号的频率范围为20Hz～20KHz，幅度的峰-峰值为0.3V～5V两路信号之间可实现0°～359°的相位差。本文侧重叙述了用FPGA来完成直接数字频率合成器(DDS)的设计,DDS由相位累加器和正弦ROM查找表两个功能块组成,其中ROM查找表由兆功能模块LPM_ROM来实现。而通过设定不同的累加器初值(K1)和初始相位值(K2)，可以调节两路相同频率正弦信号之间的相位差,从而产生两路数字式的频率、相位和幅值可调的正弦波信号，最后通过QUARTUSII下载。关键词:FPGADDS信号发生器ROMAbstractThispaperdescribesthebasicprincipleofDDS,proposesthesolutionofDDSbyFPGA.ImprovementsaregivenbasedonthetranditionalDDSwhichallowDDShavinghigheroutputresolutionandhigherefficiencyofmemoryutilizationratio.Inthedesigningofthesignalgenerator,thetraditionalmethod,whichdesignselectroniccircuitsusingdiscretecomponentsorgeneraldigitalcircuitscomponents,takesalongtimewithhighcost,what’smore,thetransplantingabilityofitisunsatisfactory.Inthisdesign,thecircuitisdesignedbymeansofEDA.Itsoutputfrequencyrangeis20Hzto20KHzwithanoutputamplituderangeof0.3Vto5V(P-P),andthephasedifferencebetweentwooutputsofthetwosinesignalscanbemodulatedfrom0°to359°.ThethesisemphasizingdiscussesthedesigningofDDSbasingonFPGA.DDSismadeupofthephraseaccumulatorandsineROMlooking-uptable,whichisrealizedbyfunctionalEABchip.Andthroughsettingdifferentinitialaccumulatorvalue(K1)andinitialphrasevalue(K2),thedifferenceofphrasebetweenthetwosinesignalscanbechanged.Asaresult,twoserialsofsinesignalswithchangeabledigitalfrequency,phraseandmagnitudeareproduced.Atlast,wecanshowthetotalcourseandresultwithQUARTUSII.Keywords:FPGADDSSignalGeneratorROM目录绪论 1第一章DSS的原理及应用方案 31.1系统实现的原理 31.2DDS的基本原理及性能特点 31.3DDS的实现方案 6第二章硬件开发的原理 92.1FPGA概述 92.2.1FPGA的基本特点 92.2.2FPGA配置方式 92.2.3FPGA和CPLD的区别 112.3VHDL语言 122.4QUARTUSII简介 13第三章其他设计电路及器件介绍 153.1本设计考虑模块构成 153.2D/A转换电路 153.3幅度控制电路 163.4电源电路 173.5滤波电路 183.6FGPA_EP1C3T100N简介 183.7LM358双运算放大器 19第四章实验结果 214.1编译综合 214.2仿真 214.3管脚分配 244.4硬件调试下载. 244.5输出波形 26总结 27致谢 28参考文献 29附录 30绪论毕业设计论文毕业设计论文基于FPGA的DDS应用设计PAGE1绪论1.课题背景在一些电子设备的电路板故障检测仪中，往往需要频率、幅度都能由计算机自动调节的信号源。采用诸如MAX038信号发生器芯片外加电阻及切换开关等器件虽然也能调节频率和幅度，但这种调节是离散的，且电路复杂，使用不方便[1]。而采用直接数字合成芯片DDS及外加D/A转换芯片构成的可控信号源，可产生正弦波、调频波、调幅波及方波等，并且其信号的频率和幅度可由微机来精确控制，调节非常方便。另外随着21世纪的到来，人类正在跨入信息时代。现代通信系统的发展方向是功能更强，体积更小，速度更快，功耗更低。而大规模可编程器件CPLD/FPGA在集成度、功能和速度上的优势正好满足通信系统的这些要求。所以今天无论是民用的移动电话、程控交换机、集群电台、广播发射机和调制解调器,还是军用的雷达设备、图形处理仪器、遥控遥测设备、加密通信机中,都已广泛地使用大规模可编程器件[2]。由于数字技术在处理和传输信息方面的各种优点，数字技术和数字集成电路的使用已经成为构成现代电子系统的重要标志。电子系统的集成化，不仅可使系统的体积小、重量轻且功耗低，更重要的是可使系统的可靠性大大提高。因此自集成电路问世以来，集成规模便以10倍/6年的速度增长。从20世纪90年代初以来，电子系统日趋数字化、复杂化和大规模集成化。为满足个人电脑、无绳电话和高速数据传输设备的发展需求，电子厂商们越加迫切地追求电子产品的高功能、优品质、低成本、微功耗和微小封装尺寸。为达到此目标，必须采用少量的RC器件使面积尽可能小。2.课题研究的目的和意义正弦信号发生器作为电子技术领域中最基本的电子仪器，广泛应用于航空航天测控、通信系统、电子对抗、电子测量、科研等各个领域中。随着电子信息技术的发展，对其性能的要求也越来越高，如要求频率稳定性高、转换速度快，具有调幅、调频、调相等功能，另外还经常需要两路正弦信号不仅具有相同的频率，同时要有确定的相位差。随着数字信号处理和集成电路技术的发展，直接数字频率合成（DDS）的应用也越来越广泛。DDS具有相位和频率分辨率高、稳定度好、频率转换时间短、输出相位连续、可以实现多种数字与模拟调制的优点，而可编程门阵列（FPGA）具有集成度高、通用性好、设计灵活、编程方便、可以实现芯片的动态重构等特点，因此可以快速地完成复杂的数字系统。由于模拟调相方法有生产性差、调试不方便、调制度控制不精确等缺点，因此采用数字方法实现各种模拟调制也越来越普遍。现在许多DDS芯片都直接提供了实现多种数字调制的功能，实现起来比较简单，而要实现模拟线性调制具有一定的难度。因此本设计介绍了一种由单片机控制，并采用FPGA实现DDS功能，产生频率和相位可调的正弦波信号的方法。单片机是实现各种控制策略和算法的载体。波形发生器也可运用单片机技术，通过巧妙的软件设计和简易的硬件电路，产生数字式的正弦波相位、频率和幅值可调的信号。信号的频率、相位可通过键盘输入并显示。与现有各类型波形发生器比较而言，产生的数字信号干扰小，输出稳定，可靠性高，特别是操作简单方便，成本低。3.课题的主要研究工作信号发生器一般是指能自动产生具有一定频率和幅度的正弦波、三角波（锯齿波）、方波（矩形波）、阶梯波等电压波形的电路或仪器。本设计主要研究由单片机控制，用现场可编程逻辑器件FPGA实现DDS功能，产生两路频率、相位可调的正弦波信号，及其各功能模块由硬件描述语言VHDL来实现和仿真的方法。DDS的原理及应用方案毕业设计论文毕业设计论文基于FPGA的DDS应用PAGE15第一章DSS的原理及应用方案1.1系统实现的原理本设计采用直接数字频率合成技术设计双通道正弦信号发生器，可以输出两路频率相同、相位差可调的正弦信号。该发生器具有频率稳定度高及调频、调相迅速的优点。由于本系统主要由单片机控制DDS实现，故在此着重介绍DDS的原理及其FPGA实现[9]。1.2DDS的基本原理及性能特点直接数字频率合成（DDS）技术是频率合成领域的一项新技术。DDS的设计思想基于数值计算信号波形的抽样值来实现频率合成。DDS的工作原理是基于相位和幅度的对应关系，通过改变频率控制字来改变相位累加器的累加速度，然后在固定时钟控制下采样，取样得到的相位值通过相位幅度转换得到与相位值对应的幅度序列，幅度序列通过数模转换得到模拟行式量化的正弦波输出图1-1DDS工作原理其中相位累加器字长为N,DDS控制时钟频率为fc,频率控制字为K，DDS直接从“相位”的概念出发进行频率合成，相位累加器与寄存器级联构成。每一个时钟脉冲fc,加法器频率控制字k与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后产生的新的相位数据反馈到加法器的输入端。已使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。图1-2相位累加器原理由此可见，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出地数据就是合成信号的相位，相位累加溢出的频率就是DDS输出地信号频率。DDS的核心就是相位累加器，利用他来产生信号递增的相位信息，整个DDS系统在同一的参考时钟下工作，每个时钟周期相位累加器加法运算一次。加法运算的逼近越大，相应合成的相位值变换越大，输出信号变化越快，输出信号频率就越高。对于幅值归一化的正弦信号的瞬时幅值完全有瞬时相位来决定，因为W=dø(t)/dt所以相位变化越快，信号的频率越高。ROM表完成将累加器相位信息转换为幅值信息的功能。再有D/A完成数字信号抽样信号到模拟信号的转换，D/A输出地台阶信号再经过滤波器平滑一得到精确地连续正弦波信号波形。相位累加器利用Nbit二进制加法器的模溢出特性来模拟理想正弦波的2π相位周期。相位累加器输出和ROM输出可分别理解为理想正弦相位信号和时域波形的时钟抽样。用相位累加器输出的数据作为波形存储器的相位取样地址，这样就可把存储在波形存储器的波形抽样值经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，经D/A转换器将数字量形式转换成所要求合成频率的模拟量形式信号，低通滤波器用于滤波不需要的取样分量，以便输出频谱纯净的正弦波信号。图1-3各阶段波形输出DDS的优点：(1)输出频率相对带宽较宽(2)频率转换时间短(3)频率分辨率极高(4)相位变化连续：改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。(5)可产生宽带正交信号及其他多种调制信号、可编程和全数字化、功耗低、体积小、重量轻、可靠性高、控制灵活方便等方面，并具有极高的性价比。DDS的局限性：(1)输出频带范围有限：由于受DDS内部DAC和波形存储器(ROM)的工作速度限制，使得DDS输出的最高频率有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS芯片，工作频率一般在几十MHZ至400MHZ左右。(2)输出杂散大：由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差由存储器有限字长引起造成的杂散和DAC非理想特性造成的杂散[7]。DDS问世之初，构成DDS的元器件的速度限制和数字化引起的噪声这两个主要缺点阻碍了DDS的发展与实际应用。随着近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。近年来随着频率合成技术的发展，DDS已广泛应用于通讯、导航、雷达、遥控遥测、电子测量以及现代化的仪器仪表工业等领域。移相原理：所谓移相是指两路同频的信号，以其中的一路为参考，另一路相对于该参考作超前或滞后的移动，即称为相位的移动。两路信号的相位不同，便存在相位差，简称相差。若我们将一个信号周期看作是360°，则相差的范围就在0°～360°之间。例如在图1-4中，以A信号为参考，B信号相对于A信号作滞后移相φ°，则称A超前Bφ°，或称B滞后Aφ°。图1-4移相示意图若输出信号A和B的相位差可调，须保证两路信号同步，故应满足以下条件：(1)输入到两个频率合成器芯片的参考时钟之间的相位偏移要足够小。这个相移会导致输出信号之间产生与之成比例的相移。因此在布线时必须精心设计，使从FPGA输出参考时钟的引脚到两个频率合成器芯片的参考时钟输入引脚的引线距离相等，以保证系统时钟同步。另外，参考时钟上升／下降沿的抖动应尽可能小，并且时间应尽可能短，因为不同频率合成器芯片输入电路的触发电压不同，因此参考时钟的上升／下降沿时间太长会增加输出信号的相位误差。(2)频率控制字送到频率合成器的数据缓冲区后，还必须通过一个更新时钟才能将数据缓冲区中的数据送到相位累加器，成为有效数据后进行输出。频率合成器有两种更新时钟产生方式，一种由FPGA内部自动产生，另一种由外部提供。要使两路输出信号同步，必须使用外部I／O更新时钟，同时必须使参考时钟信号(REFCLK)与外部I／O更新时钟(UPDATECLK)上升沿之间满足图1-5所示的时序关系。图1-5参考时钟与更新时钟之间的时序关系1.3DDS的实现方案DDS系统主要由FPGA核心电路、D/A转换电路、低通滤波电路组成。系统具体实现框图如图1-5所示。图1-6DDS的FPGA实现框图系统分别以AlteraCycloneII系列FPGAEP1C3T100和VerilogHDL语言为硬件及软件平台，在此基础上构建DDS核以及相关模块。FPGA核心电路产生的阶梯数字信号通过D/A转换电路转换为对应的模拟信号。综合考虑，采用DAC0832为D/A转换芯片。该芯片为8位串行输入D/A转换器，选择其参考电压为5V，输出电压控制位选择为1倍输出。由于转换后的数字信号是阶梯形的模拟信号，在D/A转化后利用低通滤波对信号进行平滑处理。（1）参考时钟频率的选取使用幅度控制字和频率控制字设定任意波形幅度和频率的原理：时钟频率决定输出波形样点的速率，最高采样速率越高，产生输出信号的频带越宽。将数字信号还原为模拟信号，根据采样定理。理论上采样频率只要大于采样信号带宽的两倍即可。但考虑实际信号不可能是理想的，一次要进行多点采样。（2）频率设定的原理:f0输出频率信号fc时钟频率，可取值80M,10M，20M,5M.625K等N累加器位数K频率控制字。其大小0≦K≦2（3）相位累加器N:可见相位累加器长N决定了信号的频率分辨率。理论上N越大，频率的分辨率高，而且N的大小与寄存器的个数成正比，考虑到FPGA的容量，设计选取N=24（4）波形存储器:由于DDS的最小相位分辨率为可见。M值的大小决定波形表的容量，也决定了相位分辨力，即波形的时间分辨力。波形表容量越大，一个周期内波形的采样点越多，产生的波形失真越小，输出的信号质量就越好。但存储器容量越大，功耗越大，所以需综合考虑。设计的修改和扩充，还可以在不同FPGA器件之间实现移植。（5）相位累加器部分在用FPGA设计DDS电路的时候，相位累加器是决定DDS电路性能的一个关键部分。小的累加器可以利用FLEX器件的进位链得到快速、高效的电路结构。然而由于进位链必须位于临近的LAB（逻辑阵列块）和LE（逻辑单元）内，因此长的进位链势必会减少其它逻辑使用的布线资源，同时过长的进位链也会制约整个系统速度的提高。另一种提高速度的办法是采用流水线技术，即把在一个时钟内要完成的逻辑操作分成几步较小的操作，并插入几个时钟周期来提高系统的数据吞吐率。但是流水线技术比较适合开环结构的电路，要用在累加器这样的闭环反馈的电路中必须谨慎考虑，以保证设计的准确无误。综合考虑后，相位累加器采用流水线技术来实现，这样能保证较高的资源利用率，又能提高系统的性能和速度。设计中整个系统只加入了一级流水线来提高速度。为了进一步提高速度，在设计相位累加器模块和加法器模块时并没有采用FPGA单元库中16～32位加法器，尽管它们可以很容易地实现高达32位的相位累加器，但当工作频率较高时，它们较大的延时不能满足速度要求，故不可取。因此，具体实现时分别采用了4个和8个4位累加器，以流水线的方式实现16位累加器和32位加法器。采用流水线技术可以大大提高系统的工作速度。（6）相位/幅度转换电路相位/幅度转换电路是DDS电路中的另一个关键部分。该电路通常采用ROM结构，相位累加器的输出是一种数字式锯齿波，通过取它的若干位作为ROM的地址输入，而后通过查表和运算，ROM就能输出所需波形的量化数据。

在FPGA（针对Altera公司的器件）中，ROM一般由EAB实现，且ROM表的尺寸随地址位数或数据位数的增加成指数递增关系，因此在满足信号性能的前提下，如何有效利用FPGA的有限资源，成为相位/幅度转换电路中最关键的一点。在设计时可充分利用信号周期内的对称性和算术关系来减少EAB的开销。相位/幅度转换电路中的主要问题在于ROM的大小。由于本设计只需要输出正弦波，故考虑了以下的优化方式：正弦波信号对于x=π直线成奇对称，基于此可以将ROM表减至原来的1/2，再利用左半周期内，波形对于点（π/2，0）成偶对称，进一步将ROM表减至最初的1/4，因此通过一个正弦码表的前1/4周期就可以变换得到的z正弦的整个周期码表，这样就节省了将近3/4的资源散[10]。小结：（1）DDS系统的输出频率只与频率控制字、系统时钟频率、相位累加器位数有关。在系统时钟频率和相位累加器位数固定时，通过改变频率控制字的值，就可以方便地改变输出信号的频率。（2）DDS系统的频率分辨率只与系统的系统时钟频率和相位累加器位数有关。想要提高系统的分辨率，可以增加相位累加器位数或者是降低系统时钟频率。（3）DDS理论上最大输出频率不会超过系统时钟频率的二分之一，但在实际应用中，由于DDS系统中的低通滤波器非理想特性，由通带到阻带之间存在着一个过渡带，工程中DDS最高输出频率只取到左右。第二章硬件开发的原理2.1FPGA概述FPGA是英文Field－ProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（LogicCellArray）这样一个新概念，内部包括可配置逻辑模块CLB（ConfigurableLogicBlock）、输出输入模块IOB（InputOutputBlock）和内部连线（Interconnect）三个部分[3]。2.2.1FPGA的基本特点FPGA的基本特点有：（1）采用FPGA设计SAIC电路，用户不需要投片生产，就能得到合成的芯片，（2）FPGA可做其他制或半定制ASIC电路的中试样片。（3）FPGA内部有丰富的触发器和I/O引脚。（4）FPGA是ASIC电路中设计周期最短开发费用最低，风险最小器件之一，（5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS,TTL电平兼容。ALTERA公司FPGA器件CYLONE系列的组成主要包括：（1）逻辑数组，有多个逻辑数组块排列而成，用于实现大部分逻辑功能；（2）在芯片四周分布着可编程的输入输出单元，提供封装以教育内部可编程之间的连接接口；（3）丰富的多层互联结构的可编程联机；（4）偏上的随机存取块状RAM；（5）锁相环（PLL）,用于时钟的锁定与同步，能够实现时钟的的倍频与分频；（6）高速的硬件乘法器，有助于实现高性能的DSP功能。FPGA由存放在片内RAM中的程序来设置工作状态，因此，工作室需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的的编程方式。加电时，FPGA芯片将EPROM中的数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA芯片将恢复成白片，内部逻辑关系消失，因此FPGA可以反复使用。用FPGA可以非常方便的实现DDS系统数字电路环节，切可现场变成进行电路的修改，在DDS中FPGA主要完成：（1）保存频率字；（2）保存相位字；（3）构成相位累加器，产生波形RAM的地址；（4）形成波形RAM。2.2.2FPGA配置方式FPGA的配置与编程都是通过软件设计与仿真验证的功能写入实际的FPGA中完成的。所以，PFGA需要通过配置才能实现所需要的功能。Cyclone器件的配置数据存储在SRAM单元中，由于SRAM是易失性的存储器，因此Cyclone器件上电后，外部电路需要将配置数据重新下载到SRAM器件的单元中。在期间配置完成后，内部的寄存器以及I/O管脚必须先进性初始化，然后才会按照用户设计功能正常工作。Cyclone器件的配置方式有三种主穿行(AS)方式，被动串行方式（PS）方式和JTAG方式[8]。本系统使用AS方式和JTAG方式。图2-1AS配置主串行方式AS只能够与Altera公司提供的制动主动配置芯片（EPCS系列）配置使用，而且只有在STRATIXⅡ系列和Cyclone系列的器件中支持。AS方式在FPGA主动方式下，由目标FPGA来主动输出控制和同步信号（包括配置时钟）给Altera专用的配置芯片（EPSCS1和EPCS4等）在芯片收到命令后就把配置数据发给FPGA，完成配置过程。AS配置方式比较简单，只需要DATA，DCLK，NCS。ASDI四条线与船型芯片连接即可。边界扫描方式(JointTestActionGroup，JTAG)是1990年被IEEE批准为IEEEll49．1．1990测试访问端口和边界扫描结构标准，主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。JTAG方式是所有配置方式中优先级最高的一种，JTAG配置方式支持菊花链方式，可以级联多片FPGA，功能比较强大。硬件开发原理毕业设计论文图2-2JTAG配置JTAG引脚的定义为：TCK为测试时钟输入；TDI为测试数据输入，数据通过TDI引脚输入JTAG接口；TDO为测试数据输出，数据通过TDO引脚从JTAG接口输出；TMS为测试模式选择，TMS用来设置JTAG接口处于某种特定的测试模式；TRST为测试复位，输入引脚，低电平有效。2.2.3FPGA和CPLD的区别FPGA基于SRAM的架构，集成度高，以LE（包括查找表、触发器及其他）为基本单元，有内嵌Memory、DSP等，支持IO标准丰富。具有易挥发性，需要有上电加载过程。在实现复杂算法、队列调度、数据处理、高性能设计、大容量缓存设计等领域中有广泛应用，如AlteraStratix系列。CPLD基于EEPROM工艺，集成度低，以MicroCell（包括组合部分与寄存器）为基本单元。具有非挥发特性，可以重复写入。在粘合逻辑、地址译码、简单控制、FPGA加载等设计中有广泛应用，如AlteraMAX3000A系列。详细比较:尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点①CPLD更适合完成各种算法和组合逻辑,FPGA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程,FPGA主要通过改变内部连线的布线来编程;FPGA可在逻辑门下编程,而CPLD是在逻辑块下编程。④FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。⑤CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。⑥CPLD的速度比FPGA快,并且具有较大的时间可预测性。这是由于FPGA是门级编程,并且CLB之间采用分布式互联,而CPLD是逻辑块级编程,并且其逻辑块之间的互联是集总式的。⑦在编程方式上,CPLD主要是基于E2PROM或FLASH存储器编程,编程次数可达1万次,优点是系统断电时编程信息也不丢失。CPLD又可分为在编程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程,编程信息在系统断电时丢失,每次上电时,需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。⑧CPLD保密性好,FPGA保密性差。⑨一般情况下,CPLD的功耗要比FPGA大,且集成度越高越明显。2.3VHDL语言(1)VHDL语言的构成VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点[6]。以硬件模式语言表达设计意图，FPGA作为硬件载体，计算机的开发工具。EDA软件作为开发环境的现代电子设计方法日益成熟。VHDL语言的程序结构。一个VHDL程序包含实体（entity），结构体（architecture）,配置（configuration）.包集合（package）,库（library5）个部分。其实实体是一个VHDL程序的基本单元，由实体说明和结构体两部分组成。实体说明用于描述设计系统的外部接口信号，结构体用来描述系统的行为，系统数据流程或者系统组织结构形式。配置用于从库中选取所需单元来组成系统设计的不同规格的不同版本，是被设计系统的功能发生变化。包集合存放个设计模块工匠的数据类型，常熟，子程序等。库用于存放已编译的实体结构体，包集合，配置。库有两种，一种用户自行生成的IP库，有些集成电路设计中心开发了大量的工程软件，有不少好的设计范例，可以重复引用，所以用户自行建立库的专业EDA公司的任务之一。另外一种是PLD，ASIC芯片制造商提供的库。用户可以直接引用不必从头编写。图2-3VHDL结构VHDL程序由两部分组成：第一部分为实体说明，第二部分为结构体。VHDL程序结构更抽象。更基本更简练的表示。设计实体由关键字(entity)来标识，结构体由Arehitecture来标识。一个电路系统的程序设计可以只有一个实体，可以有多个结构体。系统设计中的实体提供该设计的公共信息，结构体定义各个模块内的操作特性。一个设计实体至少包含一个结构体或多个结构体，构成一个电子系统的设计系统。(2)VHDL语言的特点VHDL语言能够成为标准化的硬件描述语言并获得广泛应用,它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来,VHDL语言主要具有以下优点：[(1)VHDL语言功能强大,设计方式多样。(2)VHDL语言具有强大的硬件描述能力。(3)VHDL语言具有很强的移植能力。(4)VHDL语言的设计描述与器件无关。(5)VHDL语言程序易于共享和复用散[.5]。2.4QUARTUSII简介QuartusII是由美国Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。是一款功能比较强的EDA工具软件，它的优势主要体现在其功能齐全，便简单。\o"查看图片"

具有可编程系统(SOPC)设计的综合性环境，也是适合SOPC的最全面的设计环境。它拥有现场可编程阵列（FPGA）和复杂可编程器件（CPLD）设计的所有阶段的解决方案。本系统设计采用Altera公司的QuartusII9.1。该软件是可编程片上系统(SOPC)设计的一个综合开发环境，是进行SOPC设计的基础。OuartusII集成环境包括以下内容：系统级设计、嵌入式软件开发、可编程逻辑器件(PLD)设计、布局布线和验证仿真。Quartus11支持VHDL、AHDL和Vefilog硬件描述语言的设计输入，基于图形的设计输入方式以及集成系统级设计工具。具有以下突出的特性：基于模块的设计方法提高效率、更快集成口、设计周期的早期对FO引脚进行分配与确认、存储器编译器功能、支持CPLD＼FPGA和基于HARDCOPY的ASIC设计等。利用QuartusⅡ对FPGA的设计输入方法有很多种，可以灵活选择使用，以下三种输入方法较为常用：(1)原理图输入：这是一种较为直观便捷的输入方法，用QuartusII系统本身提供的各种原理图库进行设计输入。操作简单，易于电路的调整及观察。(2)硬件描述语言输入：Quarms11支持VHDL、AHDL和Verilog硬件描述语言的设计输入。(3)网表输入：对于在其它软件系统上设计的电路，可以使用网表输入，而不OuartusII采用自上而下的设计方法，采用完全独立于芯片厂商及产品结构的描述语言，在功能级对产品进行定义，并结合功能仿真技术，确保设计的正确性。在功能定义完成以后，用逻辑综合技术，把功能描述转换成某一具体结构片的网表文件，进行布局布线。其结果还可以送回仿真器里，进行包括功能和时序的验证散[9]。图2-4QuartusII应用程序其他设计电路及器件介绍毕业设计论文毕业设计论文基于FPGA的DDS应用PAGE35第三章其他设计电路及器件介绍3.1本设计考虑模块构成（1）DDS信号产生电路模块：包括相位累加器，波形数据存储器和高速DAC;（2）FPGA控制电路模块：包括命令接收与处理，产生各种控制信号；（3）模拟通道输出信号调理模块：实现信号放大，幅度调节和滞留偏置调节等功能3.2D/A转换电路图3-1D/A转换电路因为要产生两路具有相位差的正弦波，所以采用DAC0832，采集频率为八位的D/A转换芯片两路信号分别转换成模拟量输出。DAC0832简介:DAC0832是采集频率为八位的D/A转换芯片，集成电路没有两集输入寄存器，是DAC0832芯片具有双缓冲、单缓冲和直通三种输入方式，以便适用于各种电路的需要（如要求多路D/A异步输入、同步转换等）。所以这个芯片应用广泛，D/A转换结果采用电流形式输出，如需要相应的模拟电压信号，可以通过一个搞输入阻抗的线性运算放大器实现。运放的反馈电阻可以通过RFB端引用片内固有电阻，也可以外接。DAC0832引脚功能说明：DI0-DI7:数据输入线，TLL电平。ILE:数据锁存允许控制信号输入线，高电平有效。CS:片选信号输入线，低电平有效。WR1:为输入寄存器的写选通信号。XFER:数据传送控制信号输入线，低电平有效。WR2:为DAC寄存器写选通输入线。Iout1:电流输出线。输入全为1时Iout1最大。Iout2:电流输出线。其值与Iout1之和为一常数。Rfb:反馈信号输入线，内有反馈电阻。VCC:电源输入线（+5V~+15V）Vref:基准电压输入线（-10v~+10v）AGND:模拟地，模拟信号和基准电源的参考地。DGND:数字地，两种地线在基准电源处共地比较好散[10]。3.3幅度控制电路波形的幅度控制利用调节电位器改变参考电压，实现电压的改变从而改变波形信号的幅度，从而实现步进0.1V的幅度调整，幅值范围0～3V。图3-2调幅电路3.4电源电路本设计中需用到的电源很广，利用1117电压得到3.3v和5v电压提供。5V；而FPGA的IO端口工作电压一般在3．3V；FPGA的内核电压为1．5V。所以实现不同电压输出，才能保证各器件正常工作。图3-3电源电路AMS1117稳压器介绍：AMS1117系列稳压器有可调版与多种固定电压版，设计用于提供1A输出电流且工作压差可低至1V。在最大输出电流时，AMS1117器件的压差保证最大不超过1.3V，并随负载电流的减小而逐渐降低。AMS1117的片上微调把基准电压调整到1.5%的误差以内，而且电流限制也得到调整，以尽量减少因稳压器和电源电路超载而造成的压力。AMS1117器件引脚上兼容其他三端SCSI稳压器，提供适用贴片安装的SOT-223，8引脚SOIC，和TO-252(DPAK)塑料封装。AMS1117参数AMS1117基本参数输出电流(A)1输出电压(V)Adj,1.5,1.8,2.5,2.85,3.3,5.0,AMS1117其他特性初始误差(%)±1.5压差(V)1.3AMS1117封装类型SOT-223TO-252SO-8。AMS1117特性：三端口可调节或固定输出电压1.5V,1.8V,2.5V,2.85V,3.3V和5.0V输出电流1A工作压差低至1V线荷载调节：0.2%Max.负载调节：0.4%Max.可选SOT-223,TO-252和SO-8封装。AMS1117应用高效线性稳压器后置稳压器，用于交换式电源5V至3.3V线性稳器。3.5滤波电路通过示波器发现生成信号上叠加有高频噪声，为了滤除该噪声，选用RC滤波电路有效的滤除了高频噪声高信号，从而使信号质量有一定的改善。图3-4RC滤波电路3.6FGPA_EP1C3T100N简介图3-5ep1c3t-100引脚FGPA_EP1C3T100N的基本功能及介绍ALTERACyclone系列的fpga是altera公司针对底端用户推出的一个系列的fpga。具有成本低，使用的方便的优点，规模从3000到20000LE，支持各种单口I/O标准如LVTTL,LVCMOS,PCI和SSTL-2/3，通过LLVD和SRSDS标准提供多达64个通道的差分I/O支持。每个LVDS通道高达640Mbps，Cyclone期间具有双数据速率（DDR）SDRAM和FCRAM接口的专用电路，CycloneFPGA中有两个锁相环提供6个输出和层次时钟结构，以及复杂设计的时钟管理电路。EP1C3T100引脚功能与分类：6个VCCIO(3.3V)引脚I/Obanks提供电压，每个banks可以采用不同的电压；4个VCCINT(1.5V),为内核提供电压;11个GND;VCCA_PLL为PLL提供1.5V电压;GNDA_PLL与GNDA_PLL各一COF_DONE:双向，开路输出为低电平表示正写入数据；Nstatus:双向，开路输出，为低电平表示reset;Nconfig:配置控制输入脚，低电平器件复位，由低到高的电位跳变启动配置；DCLK:专用的配置脚，PS模式是为配置数据使之能够输入，AS模式数据时钟输出；DATAO:专用的配置数据输入脚；nCE:专用片选输入，低电平有效;DSEL:共2只，指定配置模式，00为AS’TMS,TDI,TCK,TDO:是JTAG专用胶，前三为输入；CLK0~CLK3;专用全局时钟输入，其中前两个可用作驱动PLL1;ASDO:AS模式下数据输出，在PS模式下可作为I/O；nCSO:配置存贮器，在PS模式下可作为I/O。3.7LM358双运算放大器LM358内部包括有两个独立的、高增益、内部频率补偿的双运算放大器，适合于电源电压范围很宽的单电源使用，也适用于双电源工作模式，在推荐的工作条件下，电源电流与电源电压无关。它的使用范围包括传感放大器、直流增益模块和其他所有可用单电源供电的使用运算放大器的场合。图3-6LM358管脚总体设计毕业设计论文3-7LM358内部结构图在集成电路的输入与输出接入不同的反馈网络，可实现不同用途的电路，例如利用集成运算放大器可非常方便的完成信号放大、信号运算（加、减、乘、除、对数、反对数、平方、开方等）、信号的处理（滤波、调制）以及波形的产生和变换。实验结果毕业设计论文毕业设计论文基于FPGA的DDS应用第四章实验结果4.1编译综合编译综合点击菜单Processing->StartCompilation。如果设计没有问题就会，弹出编译成功的对话框，并显示下图。如有错误，就必须根据提示来查找错误。4.2仿真对工程编译通过后必须进行功能和时序仿真，以便了解系统是否满足要求，步骤如下：新建波形文件，File->New->OtherFiles->VectorWaveformfile。点击OK。设定波形仿真文件的文件名，sinwave.vwf。点击保存。右击波形文件编辑区右边空白处，选择InsertNodeorBus。在Name中填入DOUT，点击OK。将DOUT信号输入到波形文件中。用同样的方式将CLK输入到波形文件中。右击CLK，设置输入信号CLK。点击菜单Processing->StartSimulation，对工程进行仿真。右击DOUT选择Properties，Radix选择UnsignedDecimal，点击确定。下面是正确仿真结果。4.3管脚分配点击菜单Assignment->Pins，打开管脚编辑器，设置如下Location。将工程重新编译一次，用于保存管脚的设置。4.4硬件调试下载（1）调试通过万用表检测，确保电源芯片正常工作．输出稳定电压，检测各主要部件的输入电压均处于正常值；用示波器检测晶振工作与否，并检测接口与主要部件是否有信号输入；完成电路板与示波器。通过串口与AS(或JTAG)口，把程序下载到FPGA内。在调试过程中遇到的问题如下：问题一：程序无法烧进芯片呢？解决方法：检查接口，对电路板复位问题二：电路板无法正常工作。解决方法：电源不稳定，本设计可接入稳乐电源，通过稳压电源供电，电路板正常。问题三：芯片发烫解决方法：未接地线．将未用引脚设为三态，并接地。（2）下载在编译后工程文件夹中就会生成一个sinwave.sof文件，用于下载到FPGA中实现设计的功能。在下载前必须先对硬件进行连接和设置。当确认实验箱上的并口线已经和计算机正确之后，还需在QuartusII中作必要的设置。点击菜单Tools->Programmer。点击HardwareSetup。打开一个对话框。在点击AddHardware。如下图设置，点击OK。一般情况QuartusII能够自动的监测到sinwave.sof文件。也可以点击AddFile来添加文件。选择Program/Configure。最后点击Start下载sinwave.sof到FPGA中。实验箱上七段显示管会以一定的频率显示sinwave.mif文件中的数据，值得说明的是实验箱显示的是16进的值，而sinwave.mif中给的是无符号的10进制值。可以将仿真文件sinwave.vwf中DOUT的值显示为16进制值，就可以更好地进行对比。.4.5输出波形1．通过改变电位器阻值调节波形幅度。2.通过改变程序内的累加位实现频率变化。图4-1滤波前图4-2正弦波输出致谢毕业设计论文毕业设计论文基于ＦＰＧＡ的ＤＳＳ应用设计总结本设计采用现场可编程门阵列（FPGA）实现一个直接数字频率合成器，可以产生正弦波、方波、三角波、锯齿波等常规四种波形，并具有波形任意选择、频率切换快和相位调节方便、设计简单可靠等优点。因此采用这种方法，完全可以设计出具体需要的DDS信号发生器。由于DDS具有频率转换快、分辨率高、频率合成范围宽、相位可控等优点，因此在设计开发上性价比很高。本系统设计时，相位字是在编程时就固定的，输出正弦信号的频率变化是由频率字变化引起的，而频率字的预置是通过键盘输入的，因此能够得到频率变化的正弦信号，这样的信号源能够很好地满足需要变频信号的情况，因此，实用性较强。通过理论计算和实际测量相比较可以看出，基于FPGA的DDS技术实现正弦信号发生器输出正弦信号频率范围较宽、分辨率高、幅度和频率的精度较高。另外，本系统还很容易扩展，不需要对硬件电路进行较大的修改，只需要修改相应的程序便可实现相应的功能，比如产生PSK，ASK信号等。但是它也有局限性，主要表现在输出杂散大，这是由于DDS采用全数字结构，不可避免地引入杂散，主要来源有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差造成的杂散和DAC非线性造成的杂散。致谢在论文即将完成之际，首先要对李军科老师表示最真挚的感谢。在这段毕业设计期间，李老师在百忙之中抽出时间指导我们，从参考书籍，到板子调试，论文写作。特别论文的写作期间李老师在很多关键的知识