中北大学专用集成电路课件第4章

第四章数字集成电路设计基础4.1MOS开关及CMOS传输门4.2CMOS反相器4.3全互补CMOS集成门电路4.4改进的CMOS逻辑电路4.5移位寄存器、锁存器、触发器、I/O单元

4.1MOS开关及CMOS传输门

4.1.1单管MOS开关

1.NMOS单管开关

NMOS单管开关电路如图4-1(a)所示，图中CL为负载电容，UG为栅电压，设“1”表示UG=UDD，“0”表示UG=0(接地)。图4-1NMOS单管开关(a)电路；(b)等效开关；(c)传输特性

(1)当UG=“0”(接地)时，NMOS管截止(开关断开)，输出Uo=0。

(2)当UG=“1”(UDD)时，NMOS管导通(开关合上)，此时视Ui的大小分两种情况：①Ui<UG-UTH(UTH为NMOS管阈值电压)，输入端呈开启状态，设Uo初始值为零，则Ui刚加上时，输出端也呈开启状态，NMOS管导通，沟道电流对负载电容充电，直至Uo=Ui。②Ui>UG-UTH，输入端沟道被夹断，此时若Uo初始值小于(UG-UTH)，则输出端沟道存在，NMOS管导通，沟道电流对CL充电，Uo上升。但随着Uo上升，沟道电流逐渐减小，当Uo升至(UG-UTH)时，输出端沟道也被夹断，导致NMOS管截止，从而使输出电压Uo维持在(UG-UTH)不变。若此时Ui=UG=UDD，则输出电压Uo为

Uo=UG-UTH=Ui-UTH=UDD-UTH(4-1)

2.PMOS单管开关

PMOS单管开关电路如图4-2(a)所示，其衬底接UDD。

(1)当UG=“１”(接UDD，高电平)时，PMOS管截止，开关断开，Uo=0。

(2)当UG=“0”(接地，低电平)时，PMOS管导通，视Ui的大小不同，也分两种情况：①Ui=“1”(UDD)时，输入端沟道开启导通，电流给CL充电，Uo上升，输出端沟道也开启，开关整个接通，有Uo=Ui=“1”②Ui=“0”(低电平)时，输入端沟道被夹断，此时要维持沟道导通，则输出端沟道开启，输出电压Uo必须比UG高一个PMOS管的阈值电压|UTHP|。因此，当传输输入为0的信号时，输出同样存在所谓的“阈值损失”，如图4-2(b)所示，即

Uo=|UTHP|(4-2)图4-2PMOS单管开关(a)电路；(b)等效开关结论是：当开关控制电压(UG)使MOS管导通时，NMOS、PMOS传输信号均存在阈值损失，只不过NMOS发生在传输高电平时，而PMOS发生在传输低电平时。图4-3给出了阈值损失的波形示意图。图4-3阈值损失波形示意图

4.1.2CMOS传输门根据NMOS和PMOS单管开关的特性，将其组合在一起形成一个互补的CMOS传输门，这是一个没有阈值损失的理想开关。

1.CMOS传输门电路

CMOS传输门电路如图4-4所示，NMOS管和PMOS管的源极、漏极接在一起，NMOS衬底接地，PMOS衬底接UDD(保证了沟道与衬底之间有反偏的PN结隔离)，二者的栅极控制电压反相，即UGP=。图4-4传输门电路及栅极控制电压波形

2.CMOS传输门的直流传输特性

CMOS传输门的直流传输特性如图4-5所示，它不存在阈值损失问题，其理由说明如下：

(1)当UGN=“0”，UGP=“1”时，N管、P管均截止，Uo=0。

(2)当UGN=“1”,UGP=“0”时，Ui由“0”升高到“1”的过程分为以下三个阶段(分析中，设“1”为UDD=5Ｖ，“0”为接地(0V），UTHN=|UTHP|=0.9V):图4-5CMOS传输门直流传输特性①Ui较小，有UGN-Ui>UTHN

N管导通|UGP-Ui|<UTHPP管截止

N管导通区此时，N管接近理想开关，N管沟道电流向CL充电，使Uo=Ui。②Ui升高，有

UGN-Ui>UTHNN管导通

|UGP-Ui|>|UTHP|P管导通双管导通区此时，N管、P管共同向CL充电，仍使Uo=Ui。③Ui再升高，接近“1”时，有

UGN-Ui<UTHNN管截止

|UGP-Ui|>|UTHP|P管导通P管导通区

3.CMOS传输门的设计为保证导电沟道与衬底的隔离(PN结反偏)，N管的衬底必须接地，P管的衬底必须接电源(UDD)。沟道电流ID与管子的宽长比(W/L)成正比，为使传输速度快，要求ID大些，沟道长度L取决于硅栅多晶硅条的宽度，视工艺而定。一般L取工艺最小宽度(2λ），那么，要使ID大，就要将沟道宽度W设计得大一些。4.2CMOS反相器

4.2.1反相器电路图4-6给出了一些反相器电路。其中图4-6(a)为电阻负载反相器，在集成电路中，这种反相器一般不被采用。图4-6(b)为增强型NMOS做负载的反相器(称之为E/E电路)，为使负载管导通，其栅极接UDD，Ｖ2管相当于共栅组态，等效负载电阻很小(1/gm2),增益很小，而且为保证沟道与衬底隔离，衬底要接到全电路的最低电位点(地)，因此V2管(也称上拉管)存在背栅效应(体效应)。此电路当Ui=0时，Ｖ1管截止，输出为高电平;而当Ui=1时，V1管导通，输出为低电平。图4-6(c)所示电路用耗尽型NMOS做负载管(称为E/D电路)，其栅、源极之间短路，UGS2=0,等效负载约为rds2，阻值较大，增益也较大，而且V2管同样存在背栅效应。图4-6(d)所示电路为CMOS反相器，P管衬底接UDD,N管衬底接地，栅极与各自的源极相连，消除了背栅效应，而且P管与N管轮流导通截止，输出不是0就是UDD，不像图4-6(b),(c)所示电路，两管导通存在分压问题，故图4-6(b)、(c)电路称为“有比电路”，而CMOS反相器称为“无比电路”。图4-6反相器电路(a)电阻负载反相器；(b)用增强型NMOS做负载的E/E反相器；(c)用耗尽型NMOS做负载的E/D反相器；(d)CMOS反相器

4.2.2CMOS反相器功耗

1.静态功耗PS

当Ui=0时，V1截止，V2导通，Uo=UDD(“1”状态)。当Ui=UDD(“1”)时，V1导通，V2截止，Uo=0(“0”状态)。因此，无论Ui是“0”或“1”，总有一个管子是截止的，ID=0,故静态功耗

PS=ID×UDD=0(4-3)

2.动态功耗(瞬态功耗)PD1)对负载电容CL充放电的动态功耗PD1——交流开关功耗如图4-7所示，设输入信号Ui为理想方波。当Ui由“0”→“1”时，输出电压Uo由“1”→“0”,V1导通，V2截止，IDN使CL放电(反充电)，Uo下降。反之,Ui由“1”→“0”时，输出电压Uo由“0”→“1”，V1截止，V2导通，IDP给CL充电，Uo上升。因此，在输入信号变化的一段时间内，管子存在电流和电压，故有功率损耗。图4-7Ui为理想方波时的反相器动态功耗

(a)电路；(b)CL充放电电流电压波形

2)一周内CL充放电使管子产生的平均功耗

(4-4)式中Tc为输入信号周期。故(4-5a)(4-5b)

3)Ui为非理想阶跃波形时引入的动态功耗PD2——直流开关功耗如图4-8所示，当输入信号不是理想阶跃变化时，我们来分析一下反相器中管子的工作状态。图4-8

Ui为非理想阶跃变化时的管子工作状态对NMOS管，UGSN=Ui,则:(1)当UGSN=Ui<UTHN时，NMOS管截止;(2)当UGSN=Ui>UTHN时，NMOS导通。对PMOS管，UGSP=Ui-UDD,则:(1)当|UGSP|=|Ui-UDD|<|UTHP|时，

PMOS管截止；

(2)当|UGSP|=|Ui-UDD|>|UTHP|时，

PMOS管导通。因此，在t1～t2，t3～t4时间段内，NMOS管和PMOS管同时导通，iDN=iDP≠0,UDSN、UDSP

也不为0，产生瞬态功耗PD2，该电流贯穿NMOS管和PMOS。设电流峰值为IDM，其平均电流近似为IDM/2,那么，电源供给的平均功率(也就是管子消耗的平均功率)为

(4-6)式中：tr=t2-t1——Ui的上升时间；

tf=t4-t3——Ui的下降时间。总的反相器功耗

PD=PD1+PD2(4-7)

由以上分析可得结论：要降低功耗，必须要按比例减小管子的尺寸(CL减小)，特别是减小供电电压UDD。

4.2.3CMOS反相器的直流传输特性随着Ui由小变大(0→UDD)，反相器的工作状态可分为5个阶段来描述，如图4-9所示。图4-9反相器的直流传输特性

(a)电路；(b)直流传输特性

1.AB段在AB段，0<Ui<UTHN,IDN=0,N管截止，P管非恒流(饱和)导通，有

Uo=UOH=UDD(4-8)2.BC段

UTHN<Ui<Uo+|UTHP|(4-9a)

即

UGDP=|Ui-Uo|<|UTHP|(4-9b)

3.CD段当Ui进一步增大，且满足

Uo+|UTHP|≤Ui≤Uo+UTHN(4-10)N管和P管的电流相等，根据电流方程：(4-11a)

(4-11b)令

(N管的导电因子)(4-12a)

(P管的导电因子)(4-12b)则(4-13a)(4-13b)

(4-14)且可得反相器的阈值电压UiT为(4-15)

4.DE段随着Ui继续上升，当满足

Uo+UTHN<Ui<UDD+UTHP

(4-16)

时，N管退出恒流(饱和)导通，进入线性导通区，而P管仍维持在恒流(饱和)导通区。N管做为P管的负载管，rdsn很小，所以增益减小，Uo变化缓慢。

5.EF段

随着Ui进一步增大，当满足

UDD+UTHP≤Ui≤UDD(4-17)

时，P管截止，IDP=0,N管维持非饱和导通而导致Uo=0。

4.2.4CMOS反相器的噪声容限所谓噪声容限，是指电路在噪声干扰下，逻辑关系发生偏离(误动作)的最大允许值。如图4-10所示，若输入信号中混入了干扰，当此干扰大过反相器输入电压阈值时，

则使原本应该是高电平的输出信号翻转为低电平，或使原本应该是低电平的输出信号翻转为高电平。

图4-10噪声容限定义噪声容限有许多种定义法，其中一种以输入阈值电压UiT为界，则低端的噪声容限为UNL，高端的噪声容限为UNH，如图4-10所示，有

UNL=UiT

(4-18)UNH=UDD-UiT

(4-19)

若要使高端噪声容限和低端噪声容限相等，即

UNL=UNH(4-20)则(4-21)人们称此时的噪声容限为最佳噪声容限。从式(4-15)又知(4-22)若P管阈值电压UTHP与N管阈值电压UTHN相等，则得

βN=βP(4-23)导电因子

(4-24)

(4-25)该式告诉我们，在最佳噪声容限下，要求P管的尺寸比N管大2～4倍。如果沟道长度设计成一样的，则P管的沟道宽度要比N管大，即(4-26a)(4-26b)如果取(4-27a)则(4-27b)那么UiT偏小(左移)，UNL<UNH。噪声容限的另一种定义是以两个单位增益点为界，此时，低电平噪声容限和高电平噪声容限的规定将更为严格，且有(4-28a)(4-28b)图4-11βN=βP,

反相器版图图4-12

βN>βP的反相器版图

4.2.5CMOS反相器的门延迟、级联以及互连线产生的延迟

1.CMOS反相器的延迟分析模型用于CMOS反相器延迟分析的RC模型如图4-13所示，将管子导通时的电流电压关系等效为一个电阻，其中RP表示P管导通时的等效电阻，RN表示N管导通时的等效电阻；RL为连线电阻，CL为负载电容。如果反相器级联，那么CL代表下一级反相器的输入栅电容。图4-13CMOS反相器电路及RC模型

(a)电路；(b)RC模型

2.RP、RN的估算

如图4-14所示，在Ui从0到UDD变化的过程中，N管的工作状态由截止区→饱和区(恒流区)→线性区变化。其中线性区的电压为

，饱和区(恒流区)的电压为Usat=UDD，线性区电阻Rlin和饱和区电阻分别为图4-14等效电阻的近似计算取其平均值做为N管的等效电阻RN，则(4-29)式中，饱和区电流Isat和线性区电流Ilin分别为(4-30a)(4-30b)(4-31a)根据式(4-27)～(4-31)，可以用一个近似式来计算RN，即

(4-31b)我们对计算RN、RP的电阻绝对值并不十分感兴趣，而对RN和RP的比值更感兴趣。因为电阻与电流成反比，在电源电压和阈值电压相同的条件下，电流与导电因子βN(或βP)成正比，故所以(4-32)表4-1同等尺寸下的N管和P管等效电阻

3.CMOS反相器上升时间tr、下降时间tf、延迟时间td的计算

1)tr、

tf、td的定义

tr：输出电压Uo从0.1UDD上升到0.9UDD所需的时间(UDD为Uo的振幅)。

tf:输出电压Uo从0.9UDD下降到0.1UDD所需的时间。

td:Uo从0上升到0.5UDD所需的时间。暂令RL=0,则CL充放电电路如图4-15所示。图4-15CL的充放电电路(a)CL充电电路；(b)CL放电电路2)tr、

tf的计算CL充电期Uo(t)表达式为(4-33)

CL放电期Uo(t)表达式为根据tr和tf的定义，得

tr=2.2RPCL(4-35)

tf=2.2RNCL(4-36)

3)非门延迟时间td的计算非门延迟时间分上升延迟时间tdr和下降延迟时间tdf,总的平均延迟时间td为(4-38)图4-16延迟时间td的含义其含义如图4-16所示。如果输入为理想阶跃波形，那么经过一级非门以后其延迟时间为(4-39)式中tr为反相器的上升时间,tf为反相器的下降时间。经过两级反相器的延迟时间为(4-40)

4.连线延迟

在版图设计中，往往用金属和多晶硅做互连线，而扩散层电容较大，除短线外，一般不宜做信号连线。采用多晶硅做连线时，可将其等效为若干段分布RC网络的级联，使信号传输速度下降，产生延迟，如图4-17所示。连线产生的延迟近似为

(4-41)式中：

r—单位长度连线电阻；

C—连线分布电容；

l—连线长度。图4-17互连线的RC模型图4-18分段锥形的互连线表4-2可忽略延迟效应的最大允许长度

5.逻辑扇出延迟

如果一个反相器不止驱动一个反相器，而要同时驱动多个反相器，我们称之为门的扇出，扇出系数F0表示被驱动的门数，如图4-19所示。所有扇出门的输入电容并联作为驱动门的负载电容CL，故CL增大了，门的延迟时间也将增大，而且互连线的影响也变大，其延迟时间可近似为

tdF≈(m+F0)td1(4-42)图4–19门的扇出延迟式中：

m——由互连线增多而带来的影响；

F0——由扇出门带来的影响；

td1——单个门的延迟时间(F0=1时)。多级扇出、多级传输时，延迟将加剧，如式(4-43)所示：(4-43)4.3全互补CMOS集成门电路

4.3.1CMOS与非门设计

1.电路

CMOS与非门电路如图4-21所示，其中NMOS管串联，PMOS管并联，A、B为输入变量，F为输出。图4–20CMOS逻辑门电路图4–21CMOS与非门

2.逻辑功能

该电路的逻辑功能如表4-3所示，可以完成“与非”运算。表4–3CMOS与非门的功能

3.与非门所用管子数M

该电路所用管子数M为

M=输入变量数×2(4-44)

4.与非门的RC模型及tr、

tf计算与非门的RC模型如图4-22所示。图中RP1、RP2分别为PMOS管导通时的等效电阻，RN1、RN2分别代表NMOS管导通时的等效电阻，S1、S2分别代表两个PMOS管的通断开关。两个NMOS管串联，只要其中的一个不导通，则两个NMOS管都不导通，因此用一个通断开关S3表示即可。图4-22与非门的RC模型(a)电路；(b)输出信号的上升时间和下降时间根据这个RC模型，从最坏情况考虑(只有一个P管导通)，可得与非门输出信号的上升时间和下降时间分别为：下降时间

tf=2.2(RN1+RN2)CL≈2.2×2RN1CL(4-45)

上升时间

tr=2.2RP1CL=2.2RP2CL(4-46)由此可见：

(1)如果要求下降时间与标准反相器相同，则要求RN1减小一倍，那么与非门的NMOS管的宽长比(W/L)N比标准反相器的NMOS管的宽长比(W/L)ON要大一倍，即(4-47)沟道长度L取最小允许尺寸(2λ)，那么与非门NMOS管的宽度W要比标准反相器的NMOS管大一倍。

(2)如果要求上升时间tr与下降时间一样大，则2RN1=RP1，那么根据式(4-32)，有

(4-48)即PMOS管的尺寸比NMOS管稍大一点。

5.与非门的版图设计

根据以上分析，与非门的版图设计如图4-23所示。图4-23与非门的版图设计

6.与非门中的体效应

如图4-21所示，图中一个NMOS的衬底不接地，所以该管的UBS<0,存在体效应，该管的阈值电压将比UBS=0的NMOS管阈值电压要大，约为(4-49)

4.3.2CMOS或非门设计

1.电路

CMOS或非门电路如图4-24(a)所示，NMOS管并联，PMOS管串联。图4-24CMOS或非门(a)电路；(b)RC模型

2.逻辑功能

CMOS或非门逻辑功能如表4-4所示，可以完成或非运算，F=A+B。表4-4或非门的逻辑功能

3.驱动能力及tr、

tf

或非门的RC模型如图4-24(b)所示。由图可得，该电路的延时

tr=2.2(RP1+RP2)CL=2.2×2RP1CL(4-50)

(双管导通)(4-51a)(单管导通，最坏情况)(4-51b)若要求驱动能力与标准反相器相同，则

2RP1=RN1

那么，根据式(4-32)，有

(4-52)

4.或非门的版图设计

或非门的版图设计如图4-25所示，设计中要求N管并联，P管串联，且P管的(W/L)P比N管的(W/L)N要大得多。图4-25或非门的版图设计

4.3.3CMOS与或非门和或与非门设计

CMOS与或非门要实现的逻辑函数为

F=AＢ+CD(4-53)

1.电路

(1)NMOS逻辑块电路的设计。根据NMOS逻辑块“与串或并”的规律构成N逻辑块电路，如图4-26所示。图4-26NMOS逻辑块电路

(2)PMOS逻辑块电路的设计。根据PMOS逻辑“或串与并”的规律构成PMOS逻辑块电路,如图4-27所示。图4-27PMOS逻辑块电路

(3)将NMOS逻辑块与PMOS逻辑块连接，接上电源和地，构成完整的逻辑电路，如图4-28所示。图4-28实现与或非运算的电路图4-29图4-28电路的RC模型

2.RC模型及管子尺寸设计

图4-28电路的RC模型如图4-29所示。图中，RP1=RP2≈RP3=RP4,RN1≈RN2=RN3≈RN4。最坏情况下，晶体管驱动CL。CL充电时，S5、S6导通一个，S3、S4导通一个。放电时，S1、S2导通一个。因此有

tr=2.2(RP1+RP3)CL=2.2×2RP1CL(4-54)

tf

=2.2(RN1+RN2)CL=2.2×2RN1CL(4-55)若要求CL充放电时的驱动能力一致，则应有那么(4-56)

3.另一种与或非门和或与非门电路

(1)这种电路实现的函数如下：(2)对应的电路分别如图4-30、4-31所示。图4-30实现的电路图4-31实现

的电路

4.3.4CMOS三态门和钟控CMOS逻辑电路三态门是具有三种输出状态的逻辑门，这三种状态分别是高电平、低电平和高阻态。与普通反相器不同的是，三态门增加了使能控制信号，如图4-32(a)所示。图中VN2与VP2组成CMOS反相器电路，VN1、VP1是由使能信号E控制的开关管。当E为1时，VN2、VP1导通，使VP2接电源UDD,VN2接地，其功能与普通反相器没有什么不同，实现了F=A。反之，使能信号E为低(“0”)，则VN1、VP1截止，电路与UDD和地均断开，输出端既不能向外提供电流，也不能向内吸收电流，呈高阻状态，其逻辑功能如图

4-32(b)所示。

图4-32CMOS三态门(a)电路；(b)逻辑功能4.3.5CMOS异或门设计异或门的函数为

(4-57)其逻辑关系如表4-5所示。用两个CMOS反相器和一个CMOS传输门构成的异或门电路如图4-33所示。图4-33CMOS异或门表4-5异或门的逻辑关系

该电路的工作原理如下：第一个反相器由V1、V2组成，并由UDD供电，其输出为A。第二个反相器由V5、V6组成，其输入为B。该反相器是一个特殊的反相器，它不直接接电源UDD，而是由A和A供电，当A为1时才正确加电而工作，而A=0时，第二个反相器的供电电压极性是相反的，所以截止。传输门由V3、V4组成，其控制电压为A和A。当A=0时，第二个反相器截止，传输门开启而导通，B将通过传输门直接传到输出端，即A=0F=B(4-58a)反之，当A=1时，传输门截止，第二个反相器工作，B经反相后输出，故

A=1F=B(4-58b)可见该电路的逻辑关系与表4-5是一致的。4.3.6CMOS同或门设计同或门的函数式为⊙

(4-59)电路图4-34可以实现同或功能。与异或门比较，该电路是将传输门、第二个反相器的PMOS管和NMOS管的位置互换了。该电路的逻辑功能及电路各部分的工作状况如表4-6所示。图4-34同或门电路表4-6同或门的工作状况

4.3.7CMOS数据选择器数据选择是指在多个输入中选择一路信号输出。使用最普遍的数据选择器是双路选择器，即2选1电路，它根据“地址”从两路中选择一路信号输出。用两个传输门可组成一个2选1电路，如图4-35所示，其逻辑功能如表4-7所列。图4-352选1电路表4–72选1电路逻辑功能

4.3.8布尔函数逻辑——传输门的又一应用

1.电路

布尔函数逻辑电路如图4-36(a)所示，该电路由8个传输门组成，在版图设计中布图/布线将比较困难，因此可将其改成如图4-36(b)所示的形式，使版图设计时的布图/布线比较容易。因为图4-36(b)将PMOS管与NMOS管分别集中，所以只需做一个阱，而不像图4-36(a)那样每个传输门都得做一个阱。图4-36布尔函数电路一种由传输门构成的布尔函数电路；(b)一种布图/布线比较容易的布尔函数电路

表4-8布尔函数卡诺图

2.布尔函数逻辑电路的逻辑功能

该电路实现的部分逻辑功能如表4-9所列。表4-9部分布尔函数的逻辑功能

3.功能

该电路实现4选1数据选择器功能，如表4-10所列，此时A、B为地址信号，P1～P4为输入信号，F为输出信号。表4-10数据选择器

4.3.9CMOS全加器

如图4-37(a)所示，图中A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。全加器的逻辑关系为：其真值表如表4-11所列。图4-37全加器电路(a)框图；(b)实现的电路图表4-11全加器真值表4.4改进的CMOS逻辑电路

4.4.1伪NMOS逻辑(Pseudo-NMOSLogic)电路伪NMOS逻辑电路由一个NMOS逻辑块和一个PMOS管组成，如图4-38(a)所示。所用管子数为管子数=输入变量数+1(4-60)

1.伪NMOS2输入或非门如图4-38(b)所示，伪NMOS或非门只需3个管子，而且PMOS管是固定偏置，不管A、B是“0”或“1”，PMOS管一直导通。因为PMOS管衬底接UDD，所以PMOS管和NMOS管均无衬底调制效应。图4-38伪NMOS逻辑电路(a)框图；(b)伪NMOS或非门

2.用伪NMOS实现复杂的逻辑关系

例1

如图4-39所示，该电路的N逻辑块由5个管子组成，而PMOS管只有一个，实现的函数关系为该电路为5变量输入，如果用全互补逻辑电路,则需10个管子；而用伪NMOS逻辑电路,只需要6个管子。图4-39实现复杂函数关系的伪NMOS电路例2

如图4-40(a)所示，该电路是一个7变量输入的电路，但只用了8个管子。该电路实现的等效逻辑电路如图4-40(b)所示，输出与输入关系如式(4-61)所示。

(4-61)图4-407变量输入逻辑电路图及等效逻辑图

(a)电路图；(b)等效逻辑图例3

用伪NMOS逻辑电路实现如图4-41所示的函数电路，该电路的输出F为

(4-62)实现步骤如图4-42(a)、(b)、(c)所示。图4-41逻辑电路图4-42实现图4-41逻辑功能的电路伪NMOS电路是一个有比电路，当输出为“0”时，PMOS管有电流流过，因而存在直流功耗。其直流功耗为PMOS管的电流与电压的乘积，即(4-63a)一个周期之内的平均功耗为

(4-63b)

4.4.2动态CMOS逻辑电路(预充电CMOS电路)1.电路针对伪NMOS静态功耗大的问题，人们提出了一种动态CMOS电路。这种电路用的管子数比全互补型CMOS电路少，而静态功耗又比伪NMOS电路小。具体办法是在NMOS逻辑块下面增加一个N开关管，而且与PMOS一起由时钟控制其导通或截止，形成了所谓的“求值管”和“预充电管”，如图4-43(a)、(b)所示。图4-43动态CMOS逻辑

2.工作原理当时钟CLK为“0”时，PMOS管导通，输出为“1”，电容CL被“预充电”，所以PMOS管称为“预充电管”，此时不管输入变量为何值，输出始终为“1”。而当CLK为“1”时，求值管有条件地导通，而预充电管截止。输出F由输入变量和N逻辑块电路确定，所以称V1管为“求值管”。如图4-43所示，当

A=B=C=“1”时，F=0此时NMOS所有管子导通，求值管也导通。而当A、B、C中有一个为“0”时，则串联的管子都不导通，F为“1”，因此F=ABC。这种电路的特点是：

(1)保证了静态功耗为0，因为求值管和预充电管是轮流导通和截止的，因此此电路是一种无比电路。

(2)所用管子数为

总的管子数=输入变量数+2

(4-64)

比全互补电路少得多，比伪NMOS电路仅多出一个。

(3)每个输入只接一个NMOS管，故输入电容比全互补电路少一倍。

3.动态CMOS电路存在的问题动态CMOS电路解决了旧的问题，又出现了新的矛盾，主要是：

(1)输入变量只能在预充电期间变化，而在求值阶段必须保持稳定。

(2)因为有分布电容存在，故产生了电荷再分配问题，而使输出高电平下降，容易造成逻辑混乱和错误。

如图4-44所示，该电路的输出为(4-65)当CP-2>CP-1时，Uo减小得比较多，有可能使F由正确的“1”变为错误的“0”。图4-44动态CMOS逻辑电路的电荷再分配问题

(3)多级不能直接级联。若将动态CMOS电路多级级联，则容易产生逻辑混乱。如图4-45(a)所示，第一级的输出作为第二级NMOS逻辑块的输入。正确的逻辑为：预充电阶段，F1为“1”，F2也为“1”；求值期间，若A=“1”，则F1=“0”，F2=“1”。波形如图4-45(b)所示。图4-45动态CMOS电路级联造成的逻辑错误(a)电路；(b)正确逻辑波形；(c)错误逻辑波形

4.4.3多米诺逻辑(DominoLogic)1.多米诺逻辑电路——加反相器隔离

为了克服普通动态CMOS电路不能直接级联的问题，可以在第一级的输出和第二级的输入之间插入一级反相器做缓冲级，将两级隔离开，如图4-46所示。在这种电路中，虽然由延迟引起F1不马上下降，但反相器输出Z1始终维持在“0”，足以关闭下一级的NMOS逻辑块而使F2=“1”。只有当第一级NMOS逻辑块完全开通，F1=“0”后，反相器输出Z1为“1”，才去开通第二级的NMOS逻辑块，如图4-46(b)所示。图4-46多米诺逻辑电路

(a)电路；(b)波形

2.NMOS逻辑块和PMOS逻辑块交替的多米诺逻辑插入反相器后的多米诺电路带来的新问题是增加了管子数和输入电容，而且使逻辑关系多取了一次“反”。为了改进这种电路，人们又提出了新的多米诺电路。新的电路将NMOS逻辑块电路与PMOS逻辑块电路交替级联，省去了反相器，又保证了逻辑关系不混乱，如图4-47(a)所示。如果还需连接相同的逻辑块电路，则再加反相器，如图4-47(b)所示。图4-47NMOS逻辑块和PMOS逻辑块交替的多米诺逻辑电路

(a)仅NMOS、PMOS逻辑块电路交替级联；(b)NMOS、PMOS逻辑块交替级联外，另加反相器与同类逻辑块级联图4-47NMOS逻辑块和PMOS逻辑块交替的多米诺逻辑电路

(a)仅NMOS、PMOS逻辑块电路交替级联；(b)NMOS、PMOS逻辑块交替级联外，另加反相器与同类逻辑块级联由图可得以下结论：

(1)NMOS逻辑块和PMOS逻辑块求值管和预充电管所加的时钟是反相的。

(2)奇数级逻辑函数由NMOS逻辑块完成，预充电由PMOS管完成；而偶数级逻辑函数由PMOS逻辑块完成，预充电由NMOS管完成，故输出函数从“底部”取出。该电路的工作原理如下：

(1)当CLK=“0”时，奇数级PMOS管预充电。

(2)CLK=“1”时，奇数级进入求值期，偶数级也进入求值期。

4.4.4流水线逻辑和无竞争技术

流水线作业使系统的运行速度有了很大提高。在流水线逻辑中，数据是沿着流水线顺序逐步加工的，在流水线中，各级之间往往用传输门隔离。图4-48是流水线中最基本的一节。图4-48流水线中的一节这种电路存在一个“时钟竞争”问题。假如时钟CLK与CLK由于某种原因(如布线延迟)产生偏移(Skew),如图4-49所示，则有一段时间CLK与CLK都为“1”或“０”，

那么，图4-48中两个传输门将同时导通，形成数据“直通”。这种问题当时钟偏移大于逻辑块内部延迟时更为严重。图4-49时钟偏移

1.无竞争逻辑(NORA)

无竞争逻辑中的一级由三部分组成(见图4-50)：N型动态CMOS电路(简称N段)、P型动态CMOS电路(简称P段)和C2MOS电路。N段时钟为

φ，P段时钟为

φ，C2MOS时钟为

φ和

φ。三部分合起来称为“

φ求值级”。C2MOS电路是一个钟控反相器，也称锁存器。当

φ=“1”时，有信号输出;而

φ=“0”时，信号被锁存在电路中不能输出，输出呈高阻态，所以这也是一个三态门。如果将

φ与

φ位置互换，则成为“

φ求值级”，无竞争逻辑正是“

φ

求值级”和“

φ

求值级”交替级联而组成的流水线系统,如图4-50所示。图4-50无竞争逻辑(NORA)电路

(1)当

φ=“0”时，

φ=“1”，

φ求值级N段、P段均处于预充电期，N段输出为高(UDD),P段输出为低(0V)，两段电路均被“封住”，此时C2MOS处于高阻态。该级此时处于数据准备阶段。

(2)当

φ=“1”，

φ=“0”时，

φ求值级进入求值期，而

φ

求值级处于预充电期而被“封住”，如图4-51所示。正是这种求值和预充电的交替进行，使得该电路克服了时钟竞争现象。图4-51“求值”与“预充电”交替进行的逻辑这种流水线结构无竞争现象是有三项措施保证的：

(1)在每级内部，采用N-P逻辑块交替级联，或同类逻辑块加反相器级联，克服了每级内部延迟而造成的竞争问题，实现了Domino逻辑功能。

(2)每级的输出都由C2MOS锁存器隔离，防止与后一级产生竞争。

(3)φ求值级与

φ求值级交替级联，

φ级求值结果一直可以保持到后级数据传送阶段的结束，而锁存信息不会受到预充电的干扰，也不会受到输入变化的影响，即使

φ与

φ是全“1”或全“0”，也不会影响结果。

2.“真单相时钟”NORA逻辑要做到“真单相时钟”，必须去掉

φ。

φ

主要出现在C2MOS中，如图4-52(a)所示，如果去掉

φ，如图4-52(b)、(c)所示，则没有了

φ的控制，对图4-52(c)电路，输入Ui=“0”，使PMOS管导通，输出Uo=UDD,而不受

φ的控制。同样，对图4-52(b)电路，输入Ui=“1”，NMOS管导通，Uo=“0”，也不受

φ的控制，起不到钟控锁存的作用。为此，可将两级相同的单相C2MOS电路级联，如图4-53(a)、(b)所示，其功能与有

φ的C2MOS电路是一样的。图4-52真单相时钟NORA逻辑(a)标准C2MOS;(b)单相PC2MOS;(c)单相NC2MOS图4-53单相C2MOS电路以4-53(a)图为例，当Ui=“0”时，第一级PMOS管导通，U′=UDD，从而使第二级接地的NMOS管导通，但此时若

φ=0，则输出为高阻态，只有

φ=“1”时才有正确的输出(Uo=“0”)。而当Ui=“1”时，第一级接地的NMOS管导通，也只有

φ为“1”时，才有输出，所以该电路是受时钟控制的C2MOS锁存器。4.5移位寄存器、锁存器、

触发器、I/O单元

4.5.1移位寄存器

1.动态CMOS移位寄存器动态CMOS移位寄存器电路如图4-54所示。图4-54动态CMOS移位寄存器及时钟波形

(a)电路；(b)两相不重叠时钟图4-55动态C2MOS移位寄存器

2.动态C2MOS移位寄存器动态C2MOS移位寄存器电路如图4-55所示。该电路比图4-54所示的电路更紧凑，将传输门与反相器耦合在一起，少了一根连线，而且不存在一般C2MOS的电荷再分配现象。

4.5.2锁存器两个反相器构成正反馈闭环，如图4-56所示。在这个电路中引入传输门控制开关，便构成了锁存