硬件描述语言第01讲

硬件描述语言及器件

教材：侯伯亨，刘凯，顾新.VHDL硬件描述语言与数字逻辑电路设计.

10/11学年第1学期主讲教师：张会新办公地点：主楼1217电话：138346469122010-09~2010.12教学安排第1讲：VHDL概述及其开发环境;VHDL语言程序框架第2讲：VHDL的基本元素第3讲：VHDL的进程第4讲：其它并行语句第5讲：VHDL的顺序描述语句第6讲：VHDL实例剖析第7讲：计数器和状态机第8讲：不同风格的状态机2010-09~2010.12第1讲：VHDL概述及其开发环境1硬件描述语言的概念、地位、用途、优点2VHDL代码如何变成电路3VHDL程序框架（实体＋结构）4MAX＋plusII快速入门2010-09~2010.121硬件描述语言的概念、地位、用途、优点概念：VHDL是VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionsLanguage的缩写，即超高速集成电路的硬件描述语言。VHDL语言能够描述硬件电路的结构、行为与功能。2010-09~2010.12硬件描述语言描述是可编程器件设计的另一种描述方法，语言描述可能精确和简练地表示电路的逻辑功能，现在在PLD的设计过程中广泛使用，并且有更加普遍的趋势。2010-09~2010.12常用的硬件描述语言有ABEL,VHDL语言等，其中ABEL是一种简单的硬件描述语言，其支持布尔方程、真值表、状态机等逻辑描述，适用于计数器、译码器、运算电路、比较器等逻辑功能的描述；2010-09~2010.12历史：随着大规模专用集成电路ASIC(Application-specificIC)的开发和研制，为了提高开发的效率，增加已有成果的可继承性，各ASIC研制和生产厂家相继开发了用于各自目的的硬件描述语言。其中最有代表性的是美国国防部开发的VHDL语言。2010-09~2010.12主要PLD生产厂家最大的PLD供应商之一FPGA的发明者，最大的PLD供应商之一ISP技术的发明者提供军品及宇航级产品2010-09~2010.12Viewlogic公司开发的VerilogHDL以及ALTERA公司开发的AHDL语言。VHDL硬件描述语言在1987年被接纳为IEEE1076标准，并且在1993年进行了扩展，修订为新的VHDL语言标准IEEE1164，1996年，IEEE1076.3成为VHDL的综合标准。1995年，中国国家技术监督局发布的《CAD通用技术规范》中也明确推荐采用VHDL作为我国电子设计自动化硬件描述语言的国家标准。2010-09~2010.12VHDL语言是一种行为描述语言，其编程结构类似于计算机中的C语言，在描述复杂逻辑设计时，非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。2010-09~2010.12

VHDL语言设计硬件电路的优点1）设计技术齐全，方法灵活，支持广泛2）系统硬件描述能力强3）硬件描述语言VHDL可以与工艺无关地进行编程4）语言标准、规范，易于共享和复用5）可以仿真验证及优化2010-09~2010.12VHDL硬件描述语言与计算机软件语言的比较1）VHDL中的硬件相关结构2）VHDL的并发性3）VHDL与C++等高级语言比较2010-09~2010.12

1、VHDL打破软、硬件的界限传统的数字系统设计分为：硬件设计（硬件设计人员）软件设计（软件设计人员）

VHDL是电子系统设计者和EDA工具之间的界面。EDA工具及HDL的流行，使电子系统向集

成化、大规模和高速度等方向发展。美国硅谷约有80%的

ASIC和

FPGA/CPLD已采用HDL进行设计。2010-09~2010.122、VHDL与C、C++的比较：

C、C++代替汇编等语言

VHDL代替原理图、逻辑状态图等3、VHDL与电原理图描述的比较：VHDL具有较强的抽象描述能力，可进行系统行为级别的描述。描述简洁，效率高。

VHDL描述与实现工艺无关。电原理图描述需给出完整、具体的电路结构图，不能进行抽象描述。描述繁杂，效率低。电原理图描述与实现工艺有关。2010-09~2010.122VHDL代码如何变成电路代码是干什么用的？脚本，与编辑器无关，与语言无关可编程逻辑器件的结构门电路阵列，可以采用一定方法使门组装成不同功能的电路数字电路中中小规模器件如何实现？（编码器（74LS148）译码器（74LS154）比较器（74LS85）计数器（74LS193）等CPLD和FPGA：基于与或阵列结构的器件－－阵列型（PROM，EEPROM，PAL，GAL，CPLD，CPLD的代表芯片：Altera的MAX系列）基于门阵列结构的器件－－单元型（FPGA）2010-09~2010.12逻辑器件：用来实现某种特定逻辑功能的电子器件，最简单的逻辑器件是与、或、非门（74LS00，74LS04等），在此基础上可实现复杂的时序和组合逻辑功能。2010-09~2010.122010-09~2010.122010-09~2010.12可编程逻辑器件（PLD－－ProgrammableLogicDevice）：器件的功能不是固定不变的，而是可根据用户的需要而进行改变，即由编程的方法来确定器件的逻辑功能。2010-09~2010.122010-09~2010.12CPLD和FPGA比较CPLDFPGA内部结构Product－termLook－upTable程序存储内部EEPROMSRAM，外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源－EAB，锁相环保密性可加密一般不能保密2010-09~2010.12把代码转换为逻辑映像综合和优化优化：将逻辑化简，去除冗余项，减少设计所耗用的资源综合：将模块化层次化设计的多个文件合并为一个网表，使设计层次平面化映射把设计分为多个适合特定器件内部逻辑资源实现的逻辑小块的形式布局与布线将已分割的逻辑小块放到器件内部逻辑资源的具体位置并利用布线资源完成各功能块之间的连接生成编程文件生成可供器件编程使用的数据文件2010-09~2010.12通过电脑下载到器件2010-09~2010.12PLD芯片编程接口在线可编程示意图2010-09~2010.12厂家提供编程电缆，如Altera叫Byteblaster，电缆一端装在计算机的并行打印口上，另一端接在PCB板上的一个十芯插头，PLD芯片有四个管脚（编程脚）与插头相连。它向系统板上的器件提供配置或编程数据，这就是所谓的在线可编程（ISP，如图3）。Byteblaster使用户能够独立地配置PLD器件，而不需要编程器或任何其它编程硬件。2010-09~2010.12编程电缆可以向代理商购买，也可以根据厂家提供的编程电缆的原理图自己制作，成本仅需一，二十元。（参见数据手册）早期的PLD是不支持ISP的，它们需要用编程器烧写。目前的PLD都可以用ISP在线编程，这种PLD可以加密，并且很难解密。2010-09~2010.12代码与电路代码对应于逻辑逻辑与器件结合产生功能电路代码的重复代表电路的重复电路是并行的，所以代码一定是并行的逻辑的繁简对应代码的繁简2010-09~2010.123VHDL程序框架（实体＋结构）VHDL的程序至少由实体(entity)和结构体(architecture)两部分组成实体的作用、结构体的作用entityadder1is port(

a:inbit;

b:inbit;

s:outbit;

co:outbit );endadder1;--以上是半加器的实体说明architectureadder1_archofadder1isbegin s<=axorb; co<=aandb;endadder1_arch;--以上是半加器的结构体定义2010-09~2010.12VHDL工程的模块化特性2010-09~2010.124MAX＋plusII快速入门软件的安装源代码编辑代码编译注意1：指向当前工程，文件名与工程名要一致。注意2：要选择器件，分配引脚。注意3：任何“警告”都不能忽略。注意4：保存路径名不能存在中文。代码仿真下载2010-09~2010.12STEP1：建立工作库文件夹STEP2：输入设计项目原理图/VHDL文本代码STEP3：存盘，注意原理图/文本取名STEP4：将设计项目设置成ProjectSTEP5：选择目标器件STEP11：硬件测试STEP9：引脚锁定并编译STEP8：仿真测试和波形分析STEP7：建立仿真波形文件STEP6：启动编译STEP10：编程下载/配置VHDL文本输入设计流程

2010-09~2010.125.4VHDL文本输入设计方法初步为设计全加器新建一个文件夹作工作库文件夹名取为My_prjct注意，不可用中文！2010-09~2010.12编辑输入并保存VHDL源文件新建一个设计文件使用文本输入方法设计，必须选择打开文本编辑器2010-09~2010.12在文本编辑窗中输入VHDL文件并存盘文本编辑窗用键盘输入设计文件：多路选择器存盘文件名必须取为：mux21a.vhd注意，要存在自己建立的文件夹中2010-09~2010.12文件存盘后，关键词将改变颜色！否则文件名一定有错！2010-09~2010.12设定当前文件为工程首先点击这里然后选择此项，将当前的原理图设计文件设置成工程最后注意此路径指向的改变2010-09~2010.12注意，此路径指向当前的工程！2010-09~2010.12首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目标器件型号选择，如选EP1K30注意，首先消去这里的勾，以便使所有速度级别的器件都能显示出来2010-09~2010.12选择编译器编译窗2010-09~2010.12选择VHDL文本编译版本号和排错设定VHDL编译版本号选择此项选择VHDL1993项2010-09~2010.12编译出错！2010-09~2010.12选择VHDL文本编译版本号和排错图5-16确定设计文件中的错误打开错误提示窗2010-09~2010.12错误所在错误所在2010-09~2010.12改正错误2010-09~2010.12完成编译！2010-09~2010.12首先选择此项，为仿真测试新建一个文件时序仿真选择波形编辑器文件2010-09~2010.12从SNF文件中输入设计文件的信号节点点击“LIST”2010-09~2010.12SNF文件中的信号节点用此键选择左窗中需要的信号进入右窗最后点击“OK”2010-09~2010.12消去这里的勾，以便方便设置输入电平在Options菜单中消去网格对齐SnaptoGrid的选择(消去对勾)2010-09~2010.12选择ENDTIME调整仿真时间区域。选择65微秒比较合适2010-09~2010.12用此键改变仿真区域坐标到合适位置。点击‘1’，使拖黑的电平为高电平先点击‘b’，将其点为黑色然后先点击此处将弹出时钟周期设置窗设置输入信号‘b’的周期为800ns2010-09~2010.12设置输入信号‘a’的周期为2us2010-09~2010.12仿真波形文件存盘！2010-09~2010.12选择仿真器运行仿真器2010-0