实验四-全减器

实验四全减器一、实验目的设计并实现一个一位减法器二、实验原理半减器不考虑低位向本位的借位。一位半减器由两个输入、两个输出。表1半减器真值表输入输出BiAiDiCi0000011110101100由真值表可得到函数表达式：在下列图中，“进位入〞Ci-1是指低位的进位输出，“进位出〞Ci即是本位的进位输出。原理图如下：真值表：根据真值表写出逻辑表达式：三、实验步骤1、建立工程fullsub,新建VHDL文件输入以下代码保存为fullsub1.vhdl。翻开addern.vhdl文件，选择FileCreat/UpdateCreatSymbolFilesforCurrentFiles生成顶层符号文件。〔参考实验一、二〕----------------------半减器程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityhalfsubisport(a,b:instd_logic;d,c:outstd_logic);endhalfsub;architecturehalf1ofhalfsubisbegind<=((aand(notb))or((nota)andb));c<=(nota)andb;endhalf1;-----------------------------------全减器程序libraryieee;useieee.std_logic_1164.all;entityfullsub1isport(ai,bi,ci:instd_logic;di,co:outstd_logic);endfullsub1;architecturefull1offullsub1iscomponenthalfsub-----------声明半减器调用port(a,b:instd_logic;d,c:outstd_logic);endcomponent;signalhalfsub1_d,halfsub1_c,halfsub2_c:std_logic;begin----------------------------------------------------------调用半减器halfsub1:halfsubportmap(ai,bi,halfsub1_d,halfsub1_c);halfsub2:halfsubportmap(halfsub1_d,ci,di,halfsub2_c);co<=(halfsub1_corci);endfull1;2、新建一个BlockDiagramm/SchematicFile原理图文件，，在空白处双击添加生成的顶层原理图，并连接input、output〔输入输出管脚〕重命名后如下图，保存文件fullsub.bdf。建立仿真文件点击主工具栏上的图标进行半编译，完成后新建一个波形仿真文件FileNewVerification/DebuggingFilesVectorVaveformFile.,然后在左边空白处双击左键添加仿真管脚。完成后添加鼓励信号的波形，首先使用鼠标选中一个信号〔变蓝〕，利用左边工具添加仿真信号，根据需要依次添加各个信号〔可以根据老师的实际要求添加不同的信号〕，并保存。4、功能仿真选择ProcessingSimulatorTool在弹出对话框中在仿真模式中选择〞Functional〞然后点击〞GenerateFunctionalSimulationNetlist〞生成功能仿真的Netlist，完成后点击〞Start〞按钮开始仿真，完成后点击〞Report〞来查看仿真结果，如下图。5、分配管脚，下载、连线选择AssignmentsPinsPlanner在Location中选择要分配的管脚，分配完毕后，点击主工具栏的图标进行全编译，完成后点击下载到目标器件。连线时ai、bi、ci分配的管脚连接拨码开关，Co、Di所对应管脚连接LED指示灯。6、实验记录根据仿真结果和实验led发光二极管的亮灭完成下表，并分析其运算结果的正确性。输入输出实验结果Ci-1BiAiDiCiDiLEDCiLED0000000110010100110110010101011100111111管脚分配：Pin182—aipin184—bipin186—capin188—copin194—d实验七数据比拟器实验目的设计并实现一个4位二进制数据比拟器。二、实验原理二进制比拟器是提供关于两个二进制操作数间关系信息的逻辑电路。两个操作数的比拟结果有三种情况：A等于B、A大于B和A小于B。考虑当操作数A和B都是一位二进制数时，构造比拟器的真值表见下表。输入输出abeq〔A=B〕hi(A>B)lo(A<B)00100010011001011100在一位比拟器的根底上，我们可以继续得到两位比拟器，然后通过“迭代设计〞得到4位的数据比拟器。对于4位比拟器的设计，我们可以通过原理图输入法或VHDL描述来完成，其中用VHDL语言描述是一种最为简单的方法。实验步骤1、建立工程comp，新建VHDL文件输入以下代码保存为comp4.vhdl。翻开comp4.vhdl文件，选择FileCreat/UpdateCreatSymbolFilesforCurrentFiles生成顶层符号文件〔参考实验一、二〕。libraryieee;useieee.std_logic_1164.all;entitycomp4isport(a,b:instd_logic_vector(3downto0);eq,hi,lo:outstd_logic);endcomp4;architecturecompofcomp4isbeginprocess(a,b)beginif(a>b)theneq<='0';hi<='1';lo<='0';elsif(a<b)theneq<='0';hi<='0';lo<='1';elsif(a=b)theneq<='1';hi<='0';lo<='0';elseeq<='0';hi<='0';lo<='0';endif;endprocess;endcomp;2、然后新建一个BlockDiagramm/SchematicFile原理图文件，在空白处双击添加生成的顶层原理图，并连接input、output〔输入输出管脚〕重命名后如下图，保存文件comp.bdf。3、点击主工具栏上的图标进行半编译，完成后新建一个波形仿真文件FileNewVerification/DebuggingFilesVectorVaveformFile.,然后在左边空白处双击左键添加仿真管脚。完成后添加鼓励信号的波形，首先使用鼠标选中一个信号〔变蓝〕，利用左边工具添加仿真信号，根据需要依次添加各个信号〔可以根据老师的实际要求添加不同的信号〕，并保存。4、功能仿真选择ProcessingSimulatorTool在弹出对话框中在仿真模式中选择〞Functional〞然后点击〞GenerateFunctionalSimulationNetlist〞生成功能仿真的Netlist，完成后点击〞Start〞按钮开始仿真，完成后点击〞Report〞来查看仿真结果，如下图。5、分配管脚，下载、连线选择AssignmentsPinsPlanner在Location中选择要分配的管脚，分配完毕后，点击主工具栏的图标进行全编译，完成后点击下载到目标器件。连线时输入信号a0~a3、b0~b3所分配的管脚分别连接拨码开关，输出信号eq、hi、lo所对应管脚分别连接LED发光二极管。6、实验记录根据仿真结果和实验led发光二极管的亮灭完成下表，并分析其运算结果的正确性。输入输出A0~A3B0~B3eq〔