hi3536硬件设计用户指南

2014-2015。保留一切权利商标声、注2014-2015。保留一切权利商标声、注前前言前前言前言1.1.6小节，修改表1-4。前言1.1.6小节，修改表1-4。目目录前 1原理图设目目录前 1原理图设计建 复位和Watchdog电 SVB动态调 1.2.1DDR3/4接 1.2.4USB2.0接 1.2.5USB3.0接 GMAC接口设 FLASH接口设 EMMC接口设 PCIe接口设 HDMI输出接口设 VI接口设 VO接口设 模拟DAC接口设 能耐压5V的管 PCB设计建 v目目 Core电源设 CPU电源设 DDR1V5电源设 3V3电源设 DDR3/4SDRAM接 VO接口走线设计建 PCIe总线PCB设计建 3整机ESD设计建 3.1背 3.2整机ESD设计建 单板热设计建 4插图目图1-1系统推荐晶振连接方式及器件参 插图目图1-1系统推荐晶振连接方式及器件参 图1-3复位和Watchdog典型设计电 图1-5电源上电顺序 图1-6电源动态调压示意 图1-7DDR3电源分压网络参考设计 图1-8CLK的匹配方式示意 图1-9CS和ODT的匹配方式示意 图1-10Hi3536RGMII模式下的信号连接 图1-11Hi3536MII模式下的信号连接 图1-12Hi3536RMII模式下的信号连接 图1-13EMMC连接示意 图1-15PCIeX2级联示意 图1-16对讲应用Hi3536主模式连接方 图1-17对讲应用Hi3536从模式连接方 图1-18图1-HI3536VI-VO级联场 图2-1Hi3536的Pin脚排布 图2-3GND 图2-4POWER 图2-9Hi35361V5电源滤波电容类型(未包含DDR颗粒端 图2-10Hi35361V5电源布线及电容布 图2-11Hi35363V3电源滤波电容类 图2-12Hi35363V3电源布线及电容布 表格目表1-1JTAGDebug接口信表格目表1-1JTAGDebug接口信 表1-3信号描 表1-4RC参 表1-58bitDDRDQ线 表1-6单片SPIFlash匹配设计推 表1-7单片NANDFlash匹配设计推 表1-95V耐压管 1原理图设计建小系统外部电路要Clocking通过芯片内部的反馈电路与外部的24MHz晶体振荡电路一起构成1原理图设计建小系统外部电路要Clocking通过芯片内部的反馈电路与外部的24MHz晶体振荡电路一起构成系统时钟电路推荐晶振连接方式及器件参数如图1-1所示选用的电容需要跟晶振的负载电容匹配，材质建议采NPO。建4pin贴片晶振，其中2个GND管脚与单板地充分连接，增强系统时钟抗ESD干扰能力。图1-1系统推荐晶振连接方式及器件参及器件参数如图1-2所示。1图1-2RTC推荐晶振连接方式及器件参图1-2RTC推荐晶振连接方式及器件参WatchdogHi3536可通过判断POR_BYPASS管脚在上电时的状态选择内部复位或外部复位V28管脚复用为WDG_RSTN功能。RSTN管脚可悬空处理。选择内部复位时，为确保系统能正常启动，小系统相关的外设（例如：存boot统相关的外设（例如：存放boot的flash器件。当POR_BYPASS为高电平时，选择外部复位，此时RSTN管脚为复位信号输入管脚，要求的复位有效信号为低电平，脉冲宽度一般要求在100ms～300ms之间。位信号后，才恢复为高电平。禁止将WDG_RSTN/SYS_RSTN_OUT管脚RSTN管脚直以通WDG_RSTN管脚产生低电平，因WDG_RSTN管脚连接到系统复位2WDG_RSTN管脚为OD输出，必须外置上拉电阻，并且WDG_RSTN引脚不能RSTN引脚直连复位和Watchdog典型设计电路如WDG_RSTN管脚为OD输出，必须外置上拉电阻，并且WDG_RSTN引脚不能RSTN引脚直连复位和Watchdog典型设计电路如1-3所示图1-3复位Watchdog典型设计电1.1.3JTAGDebug器。JTAGDebug接口信号描述如表1-1所示。芯片外部上拉电阻、芯片外部下拉电阻的阻值请参见1-43信号信号JTAG时钟输入，芯片内部下拉。要求单板下拉JTAG数据输入，芯片内部上拉。要求单板上拉JTAG模式选择输入，芯片内部上拉。要求单板上拉JTAG复位输入，芯片内部下拉。正常工作要求单板下拉JTAG数据输出。要求单板上拉图1-4JTAG连接方式及标准连接器管脚定JTAG接Hi3536可以通过TEST_MODE管脚选择正常和测试两种工作模图1-4JTAG连接方式及标准连接器管脚定JTAG接Hi3536可以通过TEST_MODE管脚选择正常和测试两种工作模式，正常工作模TEST_MODE管脚可以悬空。模式说明如表1-2所示。AVDD_EFUSE管脚可悬空Hi3536支持从BOOTROM启动，通过BOOTROM_SEL管脚来配置；BOOTROM启动时如果与串口通信超时未响应，将会转向判BOOT_SEL1和BOOT_SEL0的上下拉电平BOOT_SEL1=0，BOOT_SEL0=0时转向SPINORFlash启动BOOT_SEL1=0，BOOT_SEL0=1时转向SPINANDFlash启动；当BOOT_SEL1=1，BOOT_SEL0=0时转向从片外NANDFlash启动；当BOOT_SEL1=1，BOOT_SEL0=1时转向从EMMC启动。4模式说0Hi3536正常工作模1Hi3536处于测试模CPU不会启动，由主片通过位，从片从DDR加载boot程序。CPU不会启动，由主片通过位，从片从DDR加载boot程序。Hi3536SPINORFlashSFC_BOOT_MODE来选择不同的地类型。通过SFC_NAND_BOOT_PIN2来选择不同的pageSize，通过SFC_NAND_BOOT_PIN[1:0]来选择Ecc类型。硬件配置信号描述如下1-35I信，下载boot启动；ISPINorflash时0：3Bytemode；1：4Bytemode0:11:4boot0IN[1:0]ISPInandflashECC01:4bitecc8bit/1024Byte纠错611:24bitecc(24bit/1024Byte纠错)I0I0：禁用1JTAG0611:24bitecc(24bit/1024Byte纠错)I0I0：禁用1JTAG0I0I00：4PortSATA_RXM0被设置成SATAPORT3；01：3PortSATAPCIeX1_RXM0被设置成PCIeX1Lane0；11：2PortSATAPCIeX2_RXM0被设置成PCIeX1Lane0；IPCIePHY0I0I1Hi3536芯片电源设计参数请参见《Hi3536H.265解码处理器用户指南》2.7节电性能Hi3536芯片电源设计参数请参见《Hi3536H.265解码处理器用户指南》2.7节电性能DVDD_CORE自动配置。DVDD_CORE的设计，要求选择至少6A供电能力的DC-DC。DVDD_CPU配置。DVDD_CPU的设计，要求选择至少6A供电能力的DC-DC。DVDD33VDDIO_DDR电源上电顺序如1-57IPOR_BYPASS0POR_IP_SEL0RSTNPOR_BYPASS11POR0POR1同时03.3V1000R@100M，具体电路设计请参考Hi3536DMEB1原理图。3.3V1000R@100M，具体电路设计请参考Hi3536DMEB1原理图。1.1.6SVBHi3536PWM波形输PWM_SVB0/1，经RC滤波后，加到DC-DC的PWMDC-DC的输出电压，如1-6所示。8`SVB电路设计起来非常简单，将HI3536PWM管脚通过若干电阻和电容连接至电源和CPU电源DC/DCFB管脚即可。但是有几点注意事项如下SVBPWM引脚在上电时默认输出状态为低电平（0VSVB电路设计起来非常简单，将HI3536PWM管脚通过若干电阻和电容连接至电源和CPU电源DC/DCFB管脚即可。但是有几点注意事项如下SVBPWM引脚在上电时默认输出状态为低电平（0V；PWM_SVB0用来调CPU电压，PWM_SVB1用来调CORE电压高的话，会影响PWM的调节步长（即精度推荐频率为60~300kHz；动态调压的响应时间（调压速度快慢）关键参数取决于R5和C1乘积的大小，调压时间约等于2.2R*C。从测试结果来看RC值选取合适，添SVB电路前后，Vout输出纹波几乎不受影响；Hi3536的3.3V电源直流电压值误差范围不要超过对于某些DC-DC器件来说，反馈电阻的大小决定了其环路稳定性，当阻值太小所有的电阻精度均要求1%，电容材质必须为X5R或X7R何时候不能对这两个信号做任何操作，否则会导致电源波动系统死机。1-4列出了市面上常见DCDC外围SVB电路参数选型。9表1-4RCDDR3/DDR拓扑表1-4RCDDR3/DDR拓扑HI3536416BITDDRHI353688BITDDR131110101DDRC02DDRC04DDRC12DDRC14DDRC02DDRC04DDRC12DDRC14DDR电源Hi3536DDRC及接口符DDR3SSTL-15电平标准，电源需1.5V/1.35V，参考电压Vref0.75V/0.675V。必须Hi35361.5V/1.35V电源与DDR颗粒1.5V/1.35VDDR电源Hi3536DDRC及接口符DDR3SSTL-15电平标准，电源需1.5V/1.35V，参考电压Vref0.75V/0.675V。必须Hi35361.5V/1.35V电源与DDR颗粒1.5V/1.35V脚和参考电源管脚旁边10.1uF的去耦电容，VREFDQVREFCA需要分开单独供电。AVDD_DDRPLL管脚要求连接3V3电源，用1000R@100磁珠隔离。DDR3电源分压网络参考设计如图1-7所示图1-7DDR3电源分压网络参考设计DDRC02颗DDRC04颗DDRC12颗DDRC14颗HI3536DDR的匹配方式分以下三种情况说明HI3536416bitDDR，没VTT上拉HI3536DDR的匹配方式分以下三种情况说明HI3536416bitDDR，没VTT上拉详情见DMEB1的PCB；匹配方式示意图如图1-8所示。图1-8CLK的匹配方式示意式示意图如图1-9所示。图1-9CSODT的匹配方式示意Ω ΩΩ ΩDDRVTT上拉的时候，DDR_CLK_PDDR_CLK_N信号的末端不需要跨接电阻，CSODTDDRVTT芯片来DDR_A[15:0]、DDR_BA[2:0]51Ω电阻到VTTVTT电源通道中需放置大量电容，具体位置及电容数量参见DMEB2原理图和PCB。DDR颗粒外部电阻选1.2.2RTC内置RTC在固定分频模式，计时精度主要取决于外置晶体，请综合考虑晶体频率误及将数据进行并串转换之后输出到外部设备。UART的主要功能是和外部芯片的UART进行对接，从而实现两芯片间的通信。调试A17和A7的：UART2：2线UART，可用于调试、报警。USB2.0USB2.0电路设计建USB2.0电路设计建USB3.0USB3.0电路设计建度为1%的电阻并联得到。1.2.6GMAC图1-10Hi3536RGMII模式下的信号连图1-10Hi3536RGMII模式下的信号连图1-11Hi3536MII模式下的信号连图1-12Hi3536RMII模式下的信号连图1-11Hi3536MII模式下的信号连图1-12Hi3536RMII模式下的信号连TL8211ETL8211EΩHi3536SPIFLASHSPINORFLASHSPINANDFLASH。NANDSPIFLASH启动，那么主芯片的复位信号释放之后，主芯片默认从SFC_CS1N管脚（T30）控制的flash中读取boot。这种情况下，请将存放boot的flashCS管脚连接至SPIFLASHSFC_CS1N管脚上。NANDFLASH启动，那么主芯片的复位信号释放之后，主芯片默认从NF_CSN0管脚（引脚号R29）控制的flash中读取boot。这种情况下，请将存放bootflashCSNANDFLASHNF_CSN0管脚上。HI3536NANDFLASHNANDFLASH可自动适配，无需外信号处SPIFlash值为4.7kΩ；SFC_HOLD和SFC_CSN需要上拉，上拉电阻阻值为4.7kΩ。NANDFlashNANDFlash1.2.8EMMC详细设计见HI3536DMEB原理图；EMMC连接示意图如图1-13所示。EMMCIO3.3V1.8VHI35361.2.9SATAHi3536可提供最4SATA3.0接口，其SATA2，SATA3PICE复用质要求必须为X7R。详细的原理图设计请参考Hi3536DMEB1原理图设计1.2.9SATAHi3536可提供最4SATA3.0接口，其SATA2，SATA3PICE复用质要求必须为X7R。详细的原理图设计请参考Hi3536DMEB1原理图设计4PortSATA成SATAPORT3；成SATAPORT2。3PortSATAPCIeX1成PCIeX1Lane0；成SATAPORT2。2PortSATAPCIeX2成PCIeX1Lane0；成PCIeLane1。MODE0:4SATAMODE0:4SATA1.2.10PCIeX2也可以用作一个PCIeX1，复用关系见表1-8，主从模式可配。Tx100nfACPCIePCIe插槽与金手指时，注意，TxRx信号在插槽与金手指上的连接，详细见Hi3536DMEB2板原理图。调整。为了PCB走线不交叉，建议将主片的lan0和从片的lan1对接。Tx100nfACPCIePCIe插槽与金手指时，注意，TxRx信号在插槽与金手指上的连接，详细见Hi3536DMEB2板原理图。调整。为了PCB走线不交叉，建议将主片的lan0和从片的lan1对接。I2SMCLK2I2S合并成一组输入输出做对讲应用时，请特别注意主模式和从模式不同的连接方式，如图1-16和图1-17所示。??从模Audio??从模AudioAC0_MICL、AC0_MICR、AC0_LINEOUT_LAC0_LINEOUT_R、AC0_LINEOUT_P、AC0_LINEOUT_NAC0_LINEOUT_P、如：PC），则无需偏置。Hi3536BIASAC0_MICBIAS0和AC0_MICBIAS0AC0_MICBIAS1在近芯片侧需要接4.7UF电容对地。端串联10uF的隔直电容。差分输出管脚AC0_LINEOUT_P、AC0_LINEOUT_N的外围分别增加音频放大器以及滤波电路，详细请参考Hi3536DMEB1板原理图。面需增加1uf和100nf的陶瓷电容并联滤波；离并在芯片管脚端有1uf的滤波电容；1.2.13VI接口与SDIO2.0、NANDFLASH接口复用。1.2.14VO16bit模式时，VOU1120_DATA0、VOU1120_DATA1、I2S音频接口。VOHi3536DMEB1Hi3536提供一路Hi3536提供一路CVBS输出，一路VGA输出CVBS_OUT管脚在设计上需要外接75Ω精度为1%的电阻到外置参考电阻VDAC_REXT需要对接一个12KΩ1%的电阻GNDCVBSVGA的输出接口设计请参考Hi3536DMEB1原理图CVBSVGA接口需要做好ESD和浪涌保护Hi3536支持CVBS自动检测功能，在不连接CVBS显示器时，芯片自动关闭VDAC模块，达到降低功耗的目的。如果产品应用中需要使用此功能，在硬件上荐使用Videobuffer。特殊管脚说5V耐压管脚如1-9--AVDD33AVDD33AVDDAVDDAVDD33AVDD33AVDDAVDDAVSS_AC0等。AVDD33_AC0保持供电AVSS_AC0等。AVDD33_AC0保持供电;TEST2PCB设计建2.1Fanout2PCB设计建2.1Fanout脚间距0.8mm。具体的芯片尺寸和封装请参见《Hi3536H.265解码处理器用户指南》第2章硬件。4PCB第2层：地平面层；2Hi3536Pin脚排布如2-1脚以及地管脚，中间管脚的排布如图2-2所示。Core电源GND层的回流通道和电源层的过流能力，需要特别注意外圈管脚Fanout方式和打过孔的位置，保证GND层和电源层不会被过孔打碎。如2-3GND层，图2-4为POWER层。图2-3GND图2-3GND图2-4POWERHi35363.3V、1.5V、图2-4POWERHi35363.3V、1.5V、DVDD_COREDVDD_CPU都尽可能通过较为完整的电源平面层供电，务必保证DVDD_CORE的电源铜皮宽度达到6A的过流能力，DVDD_CPU6ACoreCore质推荐X7R材质，具体请参考Hi3536DMEB原理图，如2-5所示。电源设计如图2-6所示。2.2.2CPU2.2.2CPUX7RHi3536DMEB原理图，如2-7电源设计如图2-8所示。2.2.3DDR1V52.2.3DDR1V5Hi3536DMEB原理图，如2-9电源设计如图2-10所示。图2-10Hi35361V5电源布线图2-10Hi35361V5电源布线及电容2.2.4