同步时序逻辑电路

4.1时序电路概述数字逻辑电路可分为两大类：

组合逻辑电路时序逻辑电路组合电路的输出仅由当前输入决定。时序电路是指它的输出不仅取决于当前输入，而且也取决于过去的输入序列，即过去输入序列不同，则在同一当前输入的情况下，输出也可能不同。第四章同步时序逻辑电路

SequentialLogicCircuit4.1.1时序电路的一般形式Structure组合电路存储电路•••x1xnz1zm•••••••••y1yr••••••Y1Yr时序电路输出输出存储电路输入内部输出激励（控制）时序电路输入输入存储电路输出内部输入状态时钟脉冲4.1.2时序电路的分类1、按照引起状态发生变化的原因可分为：

同步时序电路：其状态的改变受同一个时钟脉冲控制，与时钟脉冲同步，即电路在统一时钟控制下，同步改变状态。

异步时序电路：无统一的时钟脉冲使整个系统的工作同步，输入直接引起状态改变。2、按输入信号的特性可分为：

脉冲输入：信号完成0→1→0(或1→0→1)两次变化后对电路的影响；

电平输入：信号完成0→1(或1→0)一次变化对电路的影响。3、按输出特性可分为：Mealy型和Moore型。次态逻辑

G输出逻辑

F

状态存储器

时钟输入输出输入时钟信号激励现态Mealy型电路次态逻辑

G输出逻辑

F

状态存储器

时钟输入输出输入时钟信号激励现态Moore型电路状态：表示时序电路的过去属性现态：当前状态yn；次态：改变后的状态yn+11、状态表State-table无外部输出的状态表yn+1(次态)y2y0y3y1y3y2y0y2y1y3y1y010xyMealy型状态表yn+1/z(次态/输出)y2/0y0/1y3y1/0y3/0y2y0/0y2/0y1y3/1y1/0y010xyyn+1(次态)Moore型状态表y2y1y0y311y0y30y3y20y2y10y1y0z0xy4.1.3时序电路的描述方法Moore型的特殊情况：无外部输出，此时，电路的现态看作电路的输出注意：次态的改变在时钟脉冲到来时才发生的！而输出则是随次态和输入改变而改变！2、状态图State-diagramsy0y1y2y30/01/00/00/00/11/01/01/1(a)Mealy型状态图y0/0x(b)Moore型状态图y1/0y2/0y3/1xxxxxxxMealy型电路的读表（或图）的次序是：现态yn→

输入x

→

输出z

→

次态yn+1Moore型电路的读表（或图）的次序是：现态yn→

输出z

→

输入x

→

次态yn+14.2存储元件——触发器（flip-flop）

时序逻辑电路中使用的存储单元通常采用触发器，它是能存储一位（bit）信息的二进制单元，其特点是：⑴有两个稳定状态，分别表示存储0或1。⑵在一定的触发信号作用下，它可从一个稳态翻转到另一个稳态。

作用：每个触发器可保存一位二进制数，对应一个状态变量。每个触发器有两个互反的输出端Q和/Q，

分别被称为：1态(Q=1，/Q=0)0态(Q=0，/Q=1)

触发器翻转前的状态称为现态Qn

(Q)，

翻转后的状态称为次态Qn+1。输入和输出之间的逻辑关系是：（1）S及R都是低有效，因此当S＝R＝1时，电路输出保持不变；（2）当S及R同时有效时，即均为0，是不允许的；（3）R=0、S=1时，触发器置为0状态；（4）R=1、S=0时，触发器置为1状态；4.2.1基本R-S触发器&&SRQ/Q由与非门构成的具有低有效置位及复位输入端的电路。SRQQn+1000d001d010101111000101011001111&&SRQ/Q①电路图②次态真值表Q11010101d00Qn+1SR③功能表1010110100011d001dSRQ④卡诺图⑤次态方程Qn+1=S+RQ约束条件：S+R=1/S/RQQSRQQ⑥逻辑符号基本R-S触发器也可以用“或非”门构成一对或非门组成的S-R触发器Q/Q≥1≥1RSSRQQSR11逻辑符号SRQQn+1000000110100011010011011110d111dSRQn+100Q01010111d00011110000d1110d1次态真值表功能表SRQ次态方程Qn+1=S+R•Q约束条件：S•R=0卡诺图4.2.2时钟控制R-S触发器问题：

R-S触发器的输入端信号在任何时刻都影响输出，但在实际工作中，常常要求锁存器按一定的时钟节拍工作，其它时间无论输入如何变化，触发器仍保持原来的状态不变解决方案：用时钟脉冲控制触发器状态变化的时刻；输入信号确定触发器状态变化后的值用与非门实现的电路Q/Q&S时钟R&&&时钟：按一定时间间隔重复出现的脉冲串&&RSQ/Q&&CSRQQCSRCQ/Q001保持不变0110110110111dddd0保持不变功能表可以看出，带时钟控制R-S

触发器在时钟信号为1时，其真值表和卡诺图与“或非”门构成的R-S触发器是完全一样的。其次态方程也是：

Qn+1=S+R•Q

约束条件：S•R=0时钟控制R-S触发器的工作过程(1)：初态：Q=0SRCQ/QQ/QSCR电路图&&&&时钟控制R-S触发器的工作过程(2)：SRCQ/QQ/QSCR电路图&&&&时钟控制R-S触发器的工作过程(3)：SRCQ/QQ/QSCR电路图&&&&时钟控制R-S触发器的工作过程(4)：SRCQ/QQ/QSCR电路图&&&&时钟控制R-S触发器的工作过程(5)：SRCQ/QQ/QSCR电路图&&&&时钟控制R-S触发器的工作过程(6)：SRCQ/QQ/QSCR电路图&&&&时钟控制R-S触发器解决了触发器工作定时控制的问题，而且结构简单，但在实际应用中仍存在问题。主要有两个缺点：（1）输入信号仍然存在约束条件：RS=0；（2）可能出现“空翻”现象：在时钟脉冲有效期间，输入信号的随意变化，仍然会造成触发器的状态的不稳定和系统工作的混乱，除非输入信号在脉冲有效期间严格保持稳定。“空翻”：在同一个时钟脉冲作用期间，触发器的状态发生两次或两次以上变化的现象。4.2.3D触发器

R-S触发器由于能够独立地控制复位端及置位端，因此，它可应用在根据某些条件置位而在某些条件下复位的场所，但这需要置位复位二根输入线。在实际工作中经常需要简单地存储一位二进制，这时应用D锁存器更方便些。用时钟控制S-R触发器稍稍改动就可以构成D触发器，如右图。由于C=1时：

S＝DR＝D因此S端及R端不会出现同时为1

的情况。(a)用与非门实现D触发器&&DQ/Q&&C（S）（R）D触发器的特性：(b)功能表(c)次态真值表(d)简化的次态真值表DQCQ(f)逻辑符号CDQ/Q10110d0110保持不变DQQn＋1000110110011DQn＋10101(e)次态方程

Qn＋1=D

D触发器的工作过程(1)：DCQCDQ/Q10110d0110保持不变&&DQ/Q&&C（S）（R）D触发器的工作过程(2)：DCQCDQ/Q10110d0110保持不变&&DQ/Q&&C（S）（R）D触发器的工作过程(3)：DCQCDQ/Q10110d0110保持不变&&DQ/Q&&C（S）（R）D触发器的工作过程(4)：DCQCDQ/Q10110d0110保持不变&&DQ/Q&&C（S）（R）D触发器的工作过程(5)：DCQCDQ/Q10110d0110保持不变&&DQ/Q&&C（S）（R）D触发器的工作过程(6)：DCQCDQ/Q10110d0110保持不变&&DQ/Q&&C（S）（R）D触发器的工作过程(7)：DCQCDQ/Q10110d0110保持不变&&DQ/Q&&C（S）（R）D触发器的工作过程(8)：DCQCDQ/Q10110d0110保持不变&&DQ/Q&&C（S）（R）D触发器小结③次态真值表④简化的次态真值表⑤次态方程：

Qn+1=D①电路图DQQn＋1000110110011DQn＋10101DQCQ⑥逻辑符号DQ10110010②功能表CDQ/Q10110d0110保持不变&&DQ/Q&&C（S）（R）维持阻塞D触发器D触发器要求：在控制(时钟)输入CLK有效期间内，输入数据D稳定不变。由于上述D触发器仍存在“空翻”线性，因而提出了维持阻塞D触发器。3246Q/QSDRDCLKDabc51置0维持线置1维持线置0阻塞线维持阻塞D触发器的功能分析3246Q/QSDRDCLKDabc51置0维持线置1维持线置0阻塞线S1S2S3S4异步置数（不管CLK是否到来均有效）：RD：置0SD：置1CLK上升沿：接收D此时的信号送入触发器其它时间：触发器状态保持不变维持阻塞D触发器的工作过程(1)：初态Q=0CLKDQ3246Q/QSDRDCLKDabc51置0维持线置1维持线置0阻塞线置1阻塞线维持阻塞D触发器的工作过程(2)：CLKDQ3246Q/QSDRDCLKDabc51置0维持线置1维持线置0阻塞线置1阻塞线维持阻塞D触发器的工作过程(3)：CLKDQ3246Q/QSDRDCLKDabc51置0维持线置1维持线置0阻塞线置1阻塞线维持阻塞D触发器的工作过程(4)：CLKDQ3246Q/QSDRDCLKDabc51置0维持线置1维持线置0阻塞线置1阻塞线维持阻塞D触发器的工作过程(5)：CLKDQ3246Q/QSDRDCLKDabc51置0维持线置1维持线置0阻塞线置1阻塞线维持阻塞D触发器的工作过程(6)：CLKDQ3246Q/QSDRDCLKDabc51置0维持线置1维持线置0阻塞线置1阻塞线维持阻塞D触发器的工作过程(7)：CLKDQ3246Q/QSDRDCLKDabc51置0维持线置1维持线置0阻塞线置1阻塞线维持阻塞D触发器的工作过程(8)：CLKDQ3246Q/QSDRDCLKDabc51置0维持线置1维持线置0阻塞线置1阻塞线维持阻塞D触发器小结DQn+10011c.次态真值表d.次态方程：

Qn+1=DDQa.前沿触发D触发器DQQ>CLKPRCLR01001101

DCLKQQn+10↑011↑10d0

保持不变d1

保持不变b.功能表4.2.4J-K触发器在时钟控制S-R触发器的使用过程中不允许S、R输入同时有效，这给应用带来不便。J-K触发器利用输出Q及/Q不会同时为1或0这一特性，将输入J、K先分别同/Q及Q“相与”后再输入到主触发器的S及R输入端，从而保证主触发器的S及R端不会同时有效，见图。时钟未到来时，触发器状态保持不变；时钟到来时，J、K控制触发器的状态。(a)电路图J-K触发器的特性：(b)次态真值表(d)简化的次态真值表(f)次态方程Qn＋1=J•Q+K•QJKCQ/Qdd0000010100110

保持不变

保持不变置0置1

变反（c）功能表JKQn＋100011011Q01QJKQQn＋100000101001110010111011101001110000111100001111001JKQ(e)卡诺图

上述J-K触发器未能解决“空翻”问题，不仅要求时钟脉冲宽度要求非常苛刻，而且要求时钟脉冲有效期间输入信号稳定。所以实际应用中使用的是一种主从J-K触发器。主从JK触发器逻辑图&&G5G6Q’Q’••&&JCPK•G7G8&&G1G2QQ••&&S’R’•G3G41•G9CP’••主从J-K触发器的工作原理CLK没到来：主触发器被封锁，主从J-K触发器的状态不变CLK到来：上升沿：接收输入信号并暂存到主触发器；从触发器被封锁下降沿：主触发器的状态送入从触发器，整个触发器变到新的状态；主触发器被封锁，不受输入信号变化的影响前沿采样，后沿定局无约束、无空翻、功能较全主从J-K触发器工作过程时序图：

（前沿采样，后沿定局）JQQ’时序图KC主从J-K触发器的逻辑符号：

当J＝K＝0时，触发器处于保持状态，而当J＝K＝1时，Qn＋1＝/Q.触发器具有计数功能。为使触发器稳定工作，要求触发脉冲的最小宽度需大于主触发器的状态转换稳定时间，即大于2个门的传输时间；触发脉冲的时间间隔（即触发脉冲的0电平的持续时间）要大于4个门的延迟。时钟端的小圆圈表示触发器状态的改变是在时钟脉冲后沿产生的。为了使触发器预先置于某一初始状态，在电路中还设置了一个直接置位端SD及直接复位端RD，逻辑符号JCLKKSDQRDQ4.2.5T触发器

TFlip-flop

J-K触发器的J端和K端连接起来，作为一个输入端，并用符号T表示，构成T触发器。时钟未到来时，触发器状态保持不变；时钟到来时，T控制触发器的状态(T=J=K)：Qn＋1=T•Q+T•Q4.2.5T触发器

TFlip-flop

T触发器是一个计数触发器，其功能为：当T输入端为1时，每来一个计数脉冲CLK，输出就变反一次。（利用边沿触发J-K触发器组成的T触发器）（a）逻辑符号

T

Q

CLK>Q（c）功能表(b)次态真值表TQQn＋1000110110110TQn＋101保持不变变反Qn＋1=T•Q+T•Q(e)次态方程上述T触发器同样存在“空翻”和脉冲宽度苛刻的问题，这是计数器所不允许的。所以实际应用中使用的是集成T触发器，通常采用主从结构或者增加维持阻塞功能。CLKTSDQRDQ4.3同步时序电路的分析方法

ClockedSynchronousCircuitAnalysisMethods时序电路的分析是根据逻辑电路图得到反映时序电路工作特性的状态表及状态图，以分析电路的工作过程和输入输出之间的关系。常用方法有两种：1.列表法的一般步骤：（1）根据给定电路，列出激励函数及输出函数表达式：激励函数=G(输入，现态)

Mealy型输出=F(输入，现态)

Moore型输出=F(现态)

（2）根据激励函数、输出函数、触发器的次态方程，建立状态转移真值表（输入、现态=>激励、输出；现态、激励=>次态）同步时序电路的分析方法(续)（3）每一个状态分配一个状态名，从而得到电路的状态输出表（可省）。（4）根据状态输出表，画出状态图。（5）描述电路特性，确定电路的逻辑功能。下面结合实例，对上述步骤作具体说明。1.驱动方程和输出方程例1:分析如图所示电路的逻辑功能2.建立状态转移真值表000001010011100101110111

D2D10000010010101010Q2Q1n+1n+100011011000001010011011011001001011101110000010000000101001110101010100101110111XQ2Q1

Q2n+1Q1n+1/Z3.状态转换表000001010011100101110111

D2D10000010010101010Q2Q1n+1n+100011011000001010011011011001001011101110000010000000101001110101010100101110111XQ2Q1

4.状态转换图Q2Q1Q2n+1Q1n+1/Z101序列监测器输出波形图Q1Q25.功能分析Q2n+1Q1n+1/Z2.代数分析法的一般步骤：（1）根据给定电路，列出激励函数及输出函数表达式：

激励函数=G(输入，现态)

Mealy型输出=F(输入，现态)

Moore型输出=F(现态)（2）把激励函数表达式带入触发器的次态方程，得到电路的次态方程组；（3）根据次态方程组、输出函数表达式填写二进制状态输出表；（4）每一个状态分配一个字母状态名，从而得到状态输出表。（5）根据状态输出表，画出状态图。（6）电路特性描述，确定电路的逻辑功能。下面结合实例，对上述步骤作具体说明。例2分析图6-7所示同步时序电路的逻辑功能。解：①

求输出方程和激励方程。

②求状态方程。

③列状态表，画状态图。④画波形图。设Q1Q0的初始状态为00，输入变量X的波形如图6-10第二行所示。⑤逻辑功能分析。从以上分析可以看出，当外部输入X=0时，状态转移按00→01→10→11→00→…规律变化，实现模4加法计数器的功能；当X=1时，状态转移按00→11→10→01→00→…规律变化，实现模4减法计数器的功能。所以，该电路是一个同步模4可逆计数器。X为加/减控制信号，Z为借位输出。例3分析如图所示电路的特性。QDCKQQDCKQDCKQQDCK.......CLKQ1D4D3D2

D12D11Q4Q3/Q4Q2/Q1

&

&分析步骤如下：（1）列出激励函数及输出函数表达式：

D4=Q3D3=Q2D2=Q1D1=D11•D12=Q4Q3Q1=Q4Q3+Q4Q1

电路的输出函数为：Q4、Q3、Q2、

Q1。（2）列出状态变量的次态方程组：Q4n+1=D4=Q3Q3n+1=D3=Q2Q2n+1=D2=Q1Q1n+1=D1=D11•D12=Q4Q3+Q4Q1(3)

列出电路次态真值表表(a)（4）设状态 0000=S0

0001=S10010=S2

•••1111=S15

代入左表中，得到状态表(b)Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+100000001001000110100010101100111100010011010101111001101111011110001001101010111100011011100111100000010010001101000101011001110（5）状态图(c)表(b)状态表S0S1(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14表(b)状态表S0S3S1(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14表(b)状态表S0S7S3S1(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14表(b)状态表S0S15S7S3S1(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14表(b)状态表S0S15S7S14S3S1(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14表(b)状态表S0S15S7S14S3S12S1(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14表(b)状态表S0S15S7S14S3S12S1S8(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14表(b)状态表S0S15S7S14S3S12S1S8(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14表(b)状态表S0S15S7S14S3S12S1S8(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14S2S5S11S6表(b)状态表S0S15S7S14S3S12S1S8(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14S2S5S11S6S4表(b)状态表S0S15S7S14S3S12S1S8(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14S2S5S9S11S6S4表(b)状态表S0S15S7S14S3S12S1S8(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14S2S5S9S11S6S10S4表(b)状态表S0S15S7S14S3S12S1S8(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14S2S5S9S11S6S10S4S13(5)电路特性描述：该电路共有16个状态。只要电路的初始态为状态图闭合环中某一状态，在时钟脉冲作用下，电路将按箭头所指方向在闭合环中8个状态间循环。这是一个模8步进码计数器。时钟脉冲就是计数信号，这8个状态称为“有效序列”。在闭环以外的8个状态称为“无效序列”。这种电路称为格雷码计数器或

Johnson计数器，也叫“自恢复扭环移位寄存器”。如果将电路改动为：D11=D12=Q4，电路就成了单纯的扭环移位寄存器，如图所示：QDCKQQDCKQDCKQQDCKCLKQ1D4D3D2

D1Q4Q3/Q4Q2状态图如图所示。图(a)中的状态循环符合格雷码编码，故为有效序列；而图(b)中状态循环为无效序列。无效序列也是一个独立的闭合环。若电路一旦进入无效序列就无法退出，此现象称为“挂起”。00001111011111100011110000011000(a)有效序列00101101011010101011010001011001(b)无效序列4.4同步时序电路的设计

Synchronous–circuitDesign同步时序电路分析与设计的比较：逻辑电路图逻辑表达式二进制状态表状态图状态表功能特性描述分析过程设计过程1、建立原始状态图和状态表2、状态化简求得最简状态表3、状态编码求得二进制状态表4、选择触发器，确定激励函数和输出函数5、画出逻辑电路图4.4.1建立原始状态图(表)

SequencerecognizerStateDiagram(Table)建立原始状态表的关键是确定以下三个问题：

1、所描述的电路应包括多少状态？

2、状态之间的转换关系如何？

3、输入、输出情况如何？设计要求：只求正确，不求最简。设计方法：

1、起点——假设初态；

2、输入信号为n位，则每个状态发出2n条带箭头线；

3、直到不再有新的状态出现。例1

设计一个“1101”序列检测器。当输入x连续出现“1101”(或在出现“1101”后，x一直保持为1)时，输出Z=1；否则Z=0。S1S1101/00/01/10/01/00/00/01/00/01/1S11S0S11011、画出原始状态图2、写出原始状态表01S0S0/0S1/0S1S0/0S11/0S11S110/0S11/0S110S0/0S1101/1S1101S0/0S1101/1xy例2

设计一个8421码序列检测器。输入

x为串行输入8421码，先输入高位，后输入低位，每4位一组进行检测。当输入为8421码时，输出Z=1；否则Z=0。S0S000S00SINITS10S1S01S001S010S011S11S100S101S110S1110/00/00/00/11/11/01/00/01/00/11/10/11/10/11/10/11/10/01/00/01/00/01/00/01/00/01/00/01/01/0例3

设计一个五进制可逆计数器。当输入x为0

时，加1

计数；x为1

时，减1

计数。1、画出原始状态图S0S1S4S3S20/00/00/00/00/11/01/01/01/01/12、写出原始状态表01S0S1/0S4/1S1S2/0S0/0S2S3/0S1/0S3S4/0S2/0S4S0/1S3/0xy例4设计一个用于引爆控制的同步时序电路，该电路有一个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆，则从x连续输入4个1信号(不被0间断)，电路收到第四个1后在输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被炸

毁。试建立该电路状态图和状态表。1、画出原始状态图S1dS3S21/02、写出原始状态表d

/1d

/0S3S3/0d/0S2S2/0d

/0S1S1/0S0/0S010xy1/01/01/10/0S04.4.2状态化简

SimplificationtheStates完全给定同步时序电路状态表的化简

1、等效的概念

⑴

状态等效(StateEquivalence)

设：S1

和S2

是完全给定时序电路M1和M2(M1和M2可以是同一个电路)的两个状态，作为初态同时加入任意输入序列，所产生的输出序列完全一致，则状态

S1和S2是等效(或等价)的，称S1和S2

是等效对，记为

(S1，S2)。等效状态可以合并为一个状态。即：(S1，S2)→S⑵等效的传递性Transitivity如果有状态S1和S2等效，状态S2和S3等效，则状态S1和S3也等效，记为：

(S1，S2)，(S2，S3)→(S1，S3)

⑶等效类EquivalencePartition

所含状态都可以相互构成等效对的等效状态的集合，称为等效类。即：(S1，S2，S3)→(S1，S2)(S2，S3)(S1，S3)(S1，S2)(S2，S3)(S1，S3)→(S1，S2，S3)

⑷最大等效类在一个原始状态表中，不能被其他等效类所包含的等效类称为最大等效类。等效对的判断标准在输入的各种取值组合下，同时满足：条件1：它们的输出完全相同。条件2：它们的次态满足下列条件之一：①次态相同②次态交错③次态维持④后续状态等效⑤次态循环等效关系判断条件的说明1/00/0①次态相同0/01/11/10/01/1②次态交错S1S2S3S41/00/0S1,S2S30/01/0S4S1S2S3S1,S2S30/0等效关系判断条件的说明0/01/11/10/01/1③次态维持S1S2S3S1,S2S30/00/00/01/11/11/01/00/10/10/00/01/11/10/10/01/11/00/1④后继状态等效S1S2S3S4S5S1S2S51/0S3,S4S1,S2S3,S4S5等效关系判断条件的说明0/01/10/11/10/01/00/00/01/11/11/00/10/1⑤次态循环S1S2S3S4S5S5,S6S3,S4S60/00/01/11/11/0S1,S2图中次态的等效依赖关系(S1,S2)(S5,S6)(S3,S4)2、状态化简（1）观察法：根据前面给出的等效关系的判断标准，直接对原始状态表中的各个状态进行观察，找出等效对进行合并，从而求出最简状态表。

具体过程：①观察原始状态表中的输出部分，找出输出完全相同的那些现态；②进一步观察这些现态的次态是否满足等效对判断条件2中列出的五个情况之一。

例子见书P119-120例4.9、例4.10

（2）利用隐含表进行状态化简例化简下图所示的原始状态表y

x00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0yn+1/z⑴画隐含表(缺头少尾表)BCDEFGHABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy⑵进行顺序比较ABB×CDEFGHABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较

ACB×C×DEFGHABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较ADB×C×DAFBDEFGHABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出相同比较次态⑵进行顺序比较AEB×C×DAFBDE×FGHABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较AFB×C×DAFBDE×F√GHABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出相同次态满足：次态交错、次态维持⑵进行顺序比较AGB×C×DAFBDE×F√GAFDGHABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出相同比较次态⑵进行顺序比较AHB×C×DAFBDE×F√GAFDGH×ABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较

BCB×C×AFDAFBDE×F√GAFDGH×ABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出相同比较次态⑵进行顺序比较

BDB×C×AFDAFBD×E×F√GAFDGH×ABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较BEB×C×AFDAFBD×E×AFDFF√GAFDGH×ABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出相同比较次态⑵进行顺序比较BFB×C×AFDAFBD×E×AFDFF√×GAFDGH×ABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较BGB×C×AFDAFBD×E×AFDFF√×GAFDG×H×ABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较

BHB×C×AFDAFBD×E×AFDFF√×GAFDG×H×AFBCABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较

CDB×C×AFDAFBD××E×AFDFF√×GAFDG×H×AFBCABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较

CEB×C×AFDAFBD××E×AFDFDFF√×GAFDG×H×AFBCABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出相同比较次态⑵进行顺序比较CFB×C×AFDAFBD××E×AFDFDFF√××GAFDG×H×AFBCABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较CGB×C×AFDAFBD××E×AFDFDFF√××GAFDG××H×AFBCABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较CHB×C×AFDAFBD××E×AFDFDFF√××GAFDG××H×AFBCBCABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出相同比较次态⑵进行顺序比较

DEB×C×AFDAFBD××E×AFDFDF×F√××GAFDG××H×AFBCBCABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较

DFB×C×AFDAFBD××E×AFDFDF×F√××BDGAFDG××H×AFBCBCABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出相同比较次态⑵进行顺序比较DGB×C×AFDAFBD××E×AFDFDF×F√××BDGAFDG××AFBGH×AFBCBCABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出相同比较次态⑵进行顺序比较DHB×C×AFDAFBD××E×AFDFDF×F√××BDGAFDG××AFBGH×AFBCBC×ABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy输出不同⑵进行顺序比较

EFB×C×AFDAFBD××E×AFDFDF×F√××BD×GAFDG××AFBGH×AFBCBC×ABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy⑵进行顺序比较EGB×C×AFDAFBD××E×AFDFDF×F√××BD×GAFDG××AFBG×H×AFBCBC×ABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy⑵进行顺序比较

EHB×C×AFDAFBD××E×AFDFDF×F√××BD×GAFDG××AFBG×H×AFBCBC×BCDFABCDEFG00011011AD/0D/0F/0A/0BC/1D/0E/1F/0CC/1D/0E/1A/0DD/0B/0A/0F/0EC/1F/0E/1A/0FD/0D/0A/0F/0GG/0G/0A/0A/0HB/1D/0E/1A/0xy⑵进行顺序比较FGB×C×AFDAFBD××E×AFDFDF×F√××BD×GAFDG××AFBG×AFDGH×AFBCBC×BCDFABCDEFG00011011AD