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第5章存储器原理与扩展*page

1西安邮电学院计算机学院第五章存储器原理与扩展概述随机存储器只读存储器Flash存储器存储器与CPU连接存储器扩展page3/21/2022西安邮电学院计算机学院25.1概述存储器是计算机系统的主要组成部件，用来存放程序和数据信息，是计算机记忆设备。存储器主要采用磁性材料、半导体器件和光

学存储材料等介质来实现。根据存储器的存

储材料、性能和用途不同，存储器可有多种

不同的分类方法。page3/21/2022西安邮电学院计算机学院3根据存储介质可分为：半导体存储器：用半导体器件组成的存储器。磁介质存储器：用磁性材料做成的存储器。

光介质存储器：用光存储材料做成的存储器。根据存取方式可分为：随机存储器：保存在存储介质上的信息，可以随机存取，与物理位置无关。顺序存储器：只能按某种顺序来存取，存取时间与信息的物理位置有关。page3/21/2022西安邮电学院计算机学院4根据存储器的读写功能可分为：只读存储器（ROM）：存放的内容已固定，只能读出不能写入的半导体存储器。随机读写存储器（RAM）：既可读出又可写入的半导体存储器。根据信息的可保存性可分为：易失性存储器：断电后保存的信息即可消失的存储器。非易失性存储器：断电后保存的信息不丢失的存储器。page3/21/2022西安邮电学院计算机学院5page

6（5）根据处理器所访问的方式可分为：内存储器：存放CPU要执行的程序和数据，CPU可对其直接访问。高速缓冲存储器：提高CPU访问内存的速度，CPU可对其直接访问。外存储器：保存计算机系统的信息和数据，CPU不能直接访问。图5.1

计算机西安系邮电统学的院

三计算级机学存院储结构图3/21/20225.1.1

半导体存储器的分类page3/21/2022西安邮电学院计算机学院7半导体存储器主要采用MOS型工艺制造，MOS型存储器具有集成度高、功耗低、价格便宜等特点，适合用作计算机内存等。半导体存储器根据保存信

息的原理不同可分为：随机读写存储器RAM只读存储器ROM闪速存储器Flash

Memory图5.2

半导体存储器的分类page3/21/2022西安邮电学院计算机学院85.1.2

半导体存储器的名词含义page3/21/2022西安邮电学院计算机学院9半导体存储器中最小的存储单位是存储元，它可存储一个二进制信息代码。由若干个存储元组成一个存储单元，由许多存储单元组成一个存储器。存储单元是存储器的最小访问单位，即对存储器的读写访问是针对其中的任一个存储单元进行。存储器中的一个存储单元上含有的存储元个数称为存储器字长，若一个存储单元上有8个存储元，则称为1个字节。一个存储器包含许多个存储单元，每个存储单元都有一个编号，即存储单元的地址，一般用十六进制表示。有关存储器的名词含义如图5.3所示。图5.3page3/21/2022西安邮电学院计算机学院10存储器的名词含义示意图5.1.3半导体存储器的主要性能指标page3/21/2022西安邮电学院计算机学院11存储容量存储器所能记忆二进制信息的多少，或存储器所包含存储元的总数称为存储容量。存取速度存储器的存取速度是用存取时间来衡量的，存取时间是指从启动一次存储器操作到完成该操作所经历的时间。存储器功耗存储器功耗是指它在正常工作时所消耗的电功率。可靠性和工作寿命可靠性一般指存储器对外界电磁场及温度等变化的抗干扰能力。存储器的可靠性用平均无故障间隔时间MTBF来衡量。集成度指在一块芯片上能够集成的晶体管数目。性能/价格比5.2随机读写存储器page3/21/2022西安邮电学院计算机学院12随着大规模集成电路技术的发展，半导体存储器集成度不断提高，存取速度加快，成本下降，体积缩小，容量增大。目前，计算机中的主存都是采用半导体存储器RAM。根据存储信息的原理不同，半导体存储器RAM可分为：静态存储器

SRAM动态存储器

DRAM5.2.1

静态存储器page3/21/2022西安邮电学院计算机学院131.

SRAM基本存储元基本存储元是组成存储器的基础和核心，它用来存储一位二进制信息“0”或“1”。图5.4所示是用六个MOS管构成的SRAM基本存储元的电路结构示意图。该存储元是由两个MOS反相器交叉耦合而成的触发器，一个存储元存储一位二进制代码。这种电路结构状态稳定，并且A，B两点的电位总是互为相反的，因此它能表示一位二进制的“0”或“1”。下面我们详细分析说明该存储元的工作原理和读写操作过程。page

14图5.4六个M西OS安管邮电的学基院本计存算储机元学院电路结构示意图3/21/2022图中虚线内表示静态SRAM的一个存储元电路由6个MOS管构成。T1和T2为工作管，T3和T4为负载管，T5和T6为开关管。X地址译码线和Y地址译码线两个信号线同时有效时，该存储元被选中进行读/写。T7和T8为开关管，控制数据位的导通（读/写）。在上电瞬间，T3和T4管导通，使得A和B两点电压上升。由于A和B两点电压上升快慢不同，当A点电压上升较快时，T2管较早导通，使得B点处于低电平，导致T1管截止，A点处于高电平，使得T2管更加导通，从而形成一个

A点高电平、B点低电平的稳定工作状态；反之依然。这种电路有两个稳定状态，并且，A和B两点电平总是互为相反的。所以，可用A点电平的高或低来表示“1”或“0”信息，即存放一个稳定的二进制信息值。当进行读/写操作时，X地址译码线和Y地址译码线两个信号线同时有效，导致T5、T6、T7、T8开关管全部导通，A和B两点通过分别连接的位线D和/D，从而使两点的存放信息被分别读出到I/O和/I/O线上（或反过来写入），实现该存储元的信息值读/写操作。读出信息后，原存放信息不会被改变。静态RAM的基本存储元电路中MOS管数目比较多，故集成度较低。此外，T1和T2管始终有一个处于导通状态，使得静态RAM的功耗比较大。但是静态RAM存放的信息稳定，不需要刷新电路，所以存储器外围电路比较简单。page3/21/2022西安邮电学院计算机学院152.

SRAM的组成结构在了解基本存储元电路的基础上，下面分析静态RAM的结构。静态RAM由地址译码器、存储矩阵、双向数据缓冲器、存储器读/写控制逻辑等组成，图5.5所示为其基本组成结构示意图。page3/21/2022西安邮电学院计算机学院16存储矩阵page3/21/2022西安邮电学院计算机学院17存储矩阵是存储器中存储信息的载体，由大量的基本存储元构成，每个存储元可以存放一位二进制信息。存储器读/写控制逻辑存储器读/写控制逻辑通过CPU发来的存储器访问控制信号，来控制存储器进行相应的操作。双向数据缓冲器双向数据缓冲器是存储器的数据输入和输出通道，数据的输出或输入取决于对存储器的读或写操作。地址译码器地址译码器的输入An-1~A0是n根地址线信号。地址线经译码器后，输出用于选择存储矩阵中的存储单元。n值的大小决定了存储单元的数量，例如：n=13，则存储矩阵中的存储单元数目为213=8K。地址译码器主要有两种实现方式：单译码方式，双译码方式。3/21/202图2图5.6单译码的电路连接示意西图安邮电学院计图算机5学.院7双译码的电路连接结构示p意ag图e单译码方式：单译码只用一个译码器，适合于存储单元数目较少的存储矩阵使用双译码方式：双译码需要使用两个译码器，即将输入地址线分成X地址和Y地址两部分分别进行译码。采用双译码可以大量节省译码器的输出线，因而适合于存储单元数目很多的存储矩阵使用。18图5.8

SRAM的读操作时序图西安邮电学院计算机学图院5.9

SRAM的写操作时序图

page3.

静态RAM的读写时序静态RAM通常可与CPU直接连接，作为内存使用。3/21/2022194.

静态RAM芯片介绍常用的6264芯片是高速SRAM芯片，它采用双列直插式（DIP）封装，共有28个引脚，各引脚功能说明如下：A12~A0：13根地址线；D7

~

D0

：8根数据线；CS1，/CS2：2根片选线；/WE：1根读写线；/OE：1根输出使能线；Vcc和Gnd：电源和地线；page3/21/2022西安邮电学院计算机学院20表5.1

6264芯片的工作方式选择。工作方式CS2/CS1/OE/WED7

~

D0读1001输出写10x0输入未选通x1xx高阻注未：“选x通”表示可以0是“0”或“x1”xx高阻图5.11

6264芯片的逻辑电路示意图page3/21/2022西安邮电学院计算机学院215.2.2

动态存储器page3/21/2022西安邮电学院计算机学院221.

四管动态存储元上面介绍了静态RAM的一个基本存储元是由6个MOS管构成的。在计算机系统中，一般都希望存储器容量越大越好。因此，在相同的面积上放置更多的存储元，能够提高存储器的集成度。下面介绍四个MOS管和单个

MOS管构成的DRAM基本存储元电路。四管DRAM基本存储元是在六管SRAM基本存储元电路基础上，经过电路优化而成的。下面主要分析说明该存储元的工作原理、读写操作和定时刷新操作过程。page

23图5.12四西管安邮动电学态院RA计M算基机学本院存储元3/21/2022page

24DRAM的刷新是在位线上增加一个预充MOS管来自动刷新所存储的信息值。刷新过程如下：、预充MOS管导通，电源ED给数据线上的电容CD进行充电后，预充管截止。、行选择线有效，让T5和T6两个开关管导通，然后，数据线上的电容CD给栅极电容C1或C2补充电荷。、行选择线无效，刷新结束。通过上述刷新步骤可以看出，每次只是行选择线有效，而列选择线无效。所以，存储器刷新采用读操作方式进行，每次可刷新所选择行上的所有存储元的内容。3/21/2022西安邮电学院计算机学院page

252.

单管动态存储元图5.13单管动态RAM基本存储元为了更进一步缩小存储器的体积，提高单片存储器的集成度，DRAM一般采用单管动态基本存储元

电路来实现。单管动态RAM基本存储元电路由一个电容和一个MOS管构成。3/21/2022西安邮电学院计算机学院名称优

点缺

点四管存储元电路外围电路比较简单，刷新时不需要另加

外部逻辑管子多，占用的芯片面积大单管存储元电路元件数量少，集成度高需要有高鉴别能力的

读出放大器配合工作，外围电路比较复杂page3/21/2022西安邮电学院计算机学院26单管存储元电路和四管存储元电路对比3.

动态RAM芯片介绍2164是动态存储器DRAM芯片，它采用双列直插式封装，共有16个引脚，工作电源+5V，各引脚功能说明如下：A7~A0：8根地址线；

Din，Dout：输入和输出数据线；/RAS：1根行地址选择线；/CAS：1根列地址选择线；/WE：1根写信号线；

VDD，Vss：电源和地线；

NC：无用线。图5.142164芯片的引脚分配图page3/21/2022西安邮电学院计算机学院27page

284.

DRAM与CPU的连接DRAM集成度很高，但需硬件刷新电路支持工作。图5.16为DRAM与CPU的连接逻辑框图。图中的虚线框内称之为DRAM控制器。它是CPU与DRAM中间的接口电路，即将CPU的信号变换成适合DRAM的连接信号。CPU借助这个DRAM控制器，可把DRAM看做像SRAM一样去使用。图5.16

DRAM西与安C邮P电U的学院连接计逻算机辑学框院图3/21/20225.动态RAM的读写时序图5.17

DRAM的读操作时序图page3/21/2022西安邮电学院计算机学院29图5.17

DRAM的读操作时序图5.3只读存储器page3/21/2022西安邮电学院计算机学院30ROM的分类只读存储器简称ROM，它只能读出，不能写入。它的最大优点是具有不易失性。根据编程方式不同，ROM通常分为三类：掩模式ROM：又称mask

ROM一次编程ROM：又称PROM多次编程ROM：又称EPROM,EEPROM5.3.1

掩膜式ROMpage3/21/2022西安邮电学院计算机学院31Mask

ROM是生产厂家按用户定制的要求，

在芯片的生产过程中写入固定信息值，因而使用时只可读出，不能修改。Mask

ROM的优点是可靠性高，集成度高，批量生产成本低，适宜于大批量的定型专用产品。缺点是不可重写，不适用于需要多次修改的研究

开发过程。5.3.2

一次编程式ROMpage3/21/2022西安邮电学院计算机学院32一次编程式只读存储器PROM出厂时所有存储单元内容全为“1”或“0”，用户可用专用的

PROM编程器将信息写入。这种写入是破坏性的，也就是说只能进行一次编程，无法进行更改。根据编程原理PROM可分为两种结构类型：一种是熔丝烧断型一种是PN结击穿型由于PROM可靠性差，加上只能一次性编程，所以产品已经淘汰。5.3.3

多次编程式ROMpage3/21/2022西安邮电学院计算机学院33PROM虽然可供用户进行一次编程，但仍有局限性。为了便于研究工作，实验各种ROM程序方案，可擦除、可多次编程式ROM在实际中得到了广泛应用。这种存储器利用专用的编程器进行信息擦除和信息再写入，写入信息后的芯片便可作为只读存储器来使用。目前，根据擦除芯片内信息的方式不同，可擦除、可多次编程式

ROM分为两种类型：紫外线擦除方式、可多次编程式，即EPROM电擦除方式、可多次编程式，即EEPROM3/21/202图2

5.19

EPROM的基本存储元物理构造西示安意邮电图学院图计5算.2机0学E院PROM基本存储元电路结构示意图page1.

EPROM存储器图5.19为一个P沟道实现的EPROM的基本存储元物理构造示意图。它是在N型基体片上生长了两个高浓度的P型区，通过欧姆接触，分别引出源极(S)和漏极(D)。在S极和D极之间，有一个多晶硅做的栅极，它的周围被二氧化硅绝缘物所包围，栅极是浮空的。这样的管子制造好时，多晶硅栅极上没有电荷，所以D极和S极之间是不导通的。34page

35由这种EPROM做成的存储器芯片，在封装上与一般集成电路不同，其顶部中间部分有一个石英玻璃窗口，用于对存储器的擦除操作。当用紫外线近距离直射窗口大约20分钟时，电路中的浮空多晶硅栅极上的积聚电子全部形成光电流泄漏掉，D极和S极之间不再导通，即读出值为“1”，恢复到初始状态。存放用户信息的EPROM存储器为了防止因光线长期照射而引起的信息破坏，需用遮光胶纸贴于石英窗口上。一个EPROM的封装外形如图5.21(a)所示。图5.21

Intel

2764芯片的封装外形图3/21/2022西安邮电学院计算机学院2.

EEPROM存储器介绍page3/21/2022西安邮电学院计算机学院36EEPROM是一种采用金属氮氧化硅工艺生

产的可电擦除，可再编程的只读存储器，具有在线（或称在系统，即不用从电路板上拔出来）对单个存储单元电擦除和再编程的能力。擦除

时只需加高电压对指定单元产生电流，形成“电子隧道”，即可将该单元信息擦除，其他未通电流的单元内容保持不变。5.4

Flash存储器page3/21/2022西安邮电学院计算机学院37闪速存储器又称Flash存储器，它是一种非易失性存储器（Non-Volatile

Memory，NVM），是在

EPROM与EEPROM基础上发展起来的。Flash存储器集其它类非易失性存储器的特点于一身。与

EPROM相比较，闪速存储器具有明显的优势——在系统中可电擦除和可重复编程，而不需要特殊的高电压；与EEPROM相比较，闪速存储器具有编程速度快，成本低、密度大的特点。Flash存储器以其集成度高、制造成本低、使用方便等诸多优点广泛地应用于办公设备、通信设备、医疗设备、家用电器等领域。5.4.1

Flash存储器类型及特点page3/21/2022西安邮电学院计算机学院381.

Flash存储器的类型Flash存储器有多种实现技术，目前主要有两种技术类型：NOR型Flash存储器

NAND型Flash存储器2.

基本工作原理page3/21/2022西安邮电学院计算机学院39两种类型的Flash存储器都是用三端器件

作为存储单元，分别为源极、漏极和栅极。它们与场效应管的工作原理相同，主要是利用电场效应来控制源极与漏极之间的通与断。不同点是，场效应管为单栅极结构，而Flash为双

栅极结构，即在栅极与硅衬底之间增加了一个浮置栅极。浮置栅极是由氮化物夹在两层二氧化硅材料之间构成，图5.22所示为Flash存储器的基本存储元物理构造示意图page

40图5.22

Flash存储器的存储元物理构造示意图与场效应管一样，Flash存储器也是一种电压控制型器件。NAND型Flash存储器内容的擦除和写入均是基于隧道效应。图5.22中，电流穿过N型基体与浮置栅极之间的SiO2绝缘层，对浮置栅极进行充电，则完成数据写操作。相反，浮置栅极进行放电，则实现数据擦除操作。同理，NOR型Flash存储器数据的擦除也是通过浮置栅极的放电操作实现。但NOR型Flash存储器在写入数据时则是采用热电子注入方式，即电流从浮置栅极到源极。3/21/2022西安邮电学院计算机学院3.NOR型Flash存储器的特点以Intel和AMD为代表的NOR型Flash存储器是最

出现的一类，具有以下特点：程序和数据可存放在一块芯片上，拥有独立的数据总线和地址总线，能快速随机读取，允许系统直接从Flash中读取代码执行。可以单字节或单字编程，但不能单字节擦除，必须以块为单位或对整片执行擦除操作，NOR技术的Flash存储器的擦除和编程速度较慢。4.NAND型Flash存储器的特点以三星和东芝为代表的NAND型Flash存储器，有以下特点：以页为单位进行读和编程操作，以块为单位进行擦除操作，具有快编程和快擦除功能，块擦除时间是2ms，而NOR技术的块擦除时间达几百ms。数据、地址采用同一总线，实现串行读取。随机读取速度相对比较慢，且不能按字节随机编程。适合于纯数据和文件存储。芯片尺寸小，引脚少，是位成本（bitcost）最低的固态存储器。芯片包含有失效块，失效块不会影响有效块的性能，但需要屏蔽。page3/21/2022西安邮电学院计算机学院415.4.2

Flash芯片介绍SST39VF160芯片SST39VF160是SST公司的CMOS多功能Flash存储器，由

SST特有的高性能SuperFlash技术制造而成。具有固定的擦除和编程时间，存储容量为1M×16位，工作电压为2.7V～3.6V，擦除/编程寿命10万次。该芯片属于NOR型Flash存储器，具有SRAM接口，采用48脚TSOP封装。FlashK9F2808U0C芯片K9F2808U0C是三星公司生产的NAND型Flash存储器，存储容量为16M×8位，工作电压为2.7V～3.6V。528字节的页编程时间为200us，16K字节的块擦除时间为2ms，页面的数据以每字50ns的速度被读出。数据输入/输出、地址输入和操作指令输入均是通过共用的8位I/O总线完成，所以NAND型Flash存储器的操作比较复杂。芯片内

写控制自动实现所有编程和擦除功能，擦除/编程寿命

10万次。page3/21/2022西安邮电学院计算机学院425.5存储器与CPU连接page3/21/2022西安邮电学院计算机学院43在微机系统中，CPU对存储器读/写操作，是通过CPU总线读/写周期完成的。CPU总线包括：地址总线，数据总线，控制总线，又称三总线。CPU总线的读/写操作，首先由地址总线给出地址信号，然后发出读/写控制信号，最后在数据总线上进行数据的读/写操作。所以，存储器必须正确的连接到CPU总线上，才能进行读/写访问。5.5.1

连接时应注意的问题page3/21/2022西安邮电学院计算机学院44存储器在与CPU总线连接时，应注意下述几点问题:CPU总线的带负载能力CPU在设计时，一般输出线的带负载能力是有限的。采用MOS管的半导体存储器，直流负载很小，主要是电容负载。所以，在简单系统中，CPU可直接与存储器相连，而在复杂系统中，CPU需要通过驱动器来增强输出带负载的能力。CPU与存储器之间的时序配合CPU对存储器读写访问都有固定的时序要求。具体地说，当CPU读操作时，从CPU发出地址和读命令后，存储器必须在限定时间内输出有效数据；而当CPU写操作时，存储器必须在写脉冲规定的时间内将数据写入指定存储单元上。否则，就无法保证准确地传送数据。所以，需要选择能够满足CPU读/写时序要求的存储器芯片来使用。3.

CPU与DRAM的连接确连接各种类型的存储器到指定的地址空间是必要的。page3/21/2022西安邮电学院计算机学院45当采用SRAM芯片做系统存储器时，可以直接与CPU总线连接；而采用DRAM芯片时，因为DRAM存储器需要定时刷新，所以，一

般需要通过DRAM控制器连接到CPU总线上。此外，由于不同类型的存储器其控制信号不完全相同。不同型号CPU的读/写控制信号也不一样。在进行存储器连接时，要注意这些信号连接的正确性。存储器的组织方式在各种微机系统中，数据总线可能是8位、16位或32位等，存储容量可能需要64K、640K或4M等。因此，就可能需要使用多片存储器进行组织，构成微机系统所需的存储容量。例：用8片16K×8位RAM构成64K×16位存储器。地址空间划分及存储器连接微机系统的地址空间上，包含有ROM区、RAM区等。ROM区用来存放基本程序（如：BIOS），RAM区用来存放工作程序和数据。而RAM区又分为系统区和用户区。所以合理划分内存地址空间，正CPU型号数据总线地址总线寻址空间Intel

80888位20位1

MBIntel

8028616位24位16

MBIntel

8038632位32位4

GBIntel

8058664位36位64

GBARM7TDMI32位32位4

GB022

ARM9TDMI32位西安邮电学院计算机3学2院位4

GB

page

465.5.2

地址空间划分及存储器连接1.地址空间的划分CPU在设计时，地址空间划分和地址编码，是靠地址线来实现。在微机系统中，CPU型号不同，其地址总线数目不同，可寻址的空间大小也不一样。表5.5各型号CPU可寻址的空间表3/21/2page

47图5.25

LP西C安2邮20电0学芯院片计的算机地学址院空间分配图LPC2200芯片的CPU采用ARM7TDMI核，共有32条地址线，可寻址的地址空间为0x0000_0000～0xFFFF_FFFF，共4GB。系统的地址空间主要划分为：片内存储区、片外储存区和外设地址区。片内和片外又可分为ROM区和RAM区。3/21/20222.

存储器的连接page3/21/2022西安邮电学院计算机学院48对于一个指定的存储器地址空间，如何将选定的存储器芯片连接到该地址空间上去，通常是采用片选信号线，同时附加不同数目的地址线配合来完成。片选信号线用于选通指定的存储器地址空间范围，而地址线是用于对指定存储器地址空间内部的存储单元寻址。产生片选信号的方法一般是:线选法译码法（1）线选法线选法就是用CPU的低位地址线对存储器模块

内的存储单元进行寻址，所需地址线数目就是存储器模块的地址线数目，而高位地址线（或经过反相器后）直接用做片选信号，可分别连接到各存储器模块的片

选端。用线选法构成的存储器系统，优点是不需增加逻辑电路，线路简单；缺点是各模块间的地址不连续，存储单元的地址不唯一，即存在地址重叠。重叠的空

间不准使用，因而会造成系统存储空间的浪费。线选

法适合于地址空间划分简单的微机系统。page3/21/2022西安邮电学院计算机学院49（2）译码法译码法就是用CPU的低位地址线对存储器模块

内的存储单元进行寻址，所需地址线数目就是存储器模块的地址线数目，而高位地址线经过译码器译码后，输出用做各模块的片选信号。译码法可以分为全译码

和部分译码两种。全译码就是把高位地址线全部进行译码后，输出做片选信号的方法。采用全译码时各模块的地址范围是唯一的，没有地址重叠，地址空间可以得到充分利用。部分译码就是用高位地址线其中的一部分进行译码后，输出做片选信号的方法。采用部分译码时，会产生地址码重叠的存储区域。与全译码法比较，部分译码法电路比较简单。page3/21/2022西安邮电学院计算机学院503.

译码器芯片介绍page3/21/2022西安邮电学院计算机学院51常用的译码器有74LS138、74LS139、74LS154等。74LS138是一种3—8译码器芯片，74LS139是一种双2—4译码器芯片，74LS154是一种4—16译码器芯片，各译码器用法基本类似。在此简单介绍74LS138芯片。74LS138是一种3—8译码器、共有16个引

脚，3个芯片控制使能输入端，3个译码输入端，以及8个译码输出端。译码操作时，某一时刻只有一个输出端输出低电平，其余都是高电平。

74LS138的引脚分配及其译码逻辑电路如下图

所示。图5.26

74LS138引脚分配图page3/21/2022西安邮电学院计算机学院52图5.27

74LS138译码逻辑电路图由图可看到，译码器74LS138的工作条件是同时满足：G1=1、/G2A=0、/G2B=0。译码输入为C、B、A三个信号，

译码输出有八种状态，输出是低电平有效。当不满足编译条件时，输出全为高电平，相当于译码器未工作。表5.6

74LS138译码器真值表3/2153G1C

B

A译码输出：1000

0

00

1

1

1

1

1

1

11000

0

11

0

1

1

1

1

1

11000

1

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1

0

1

1

1

1

11000

1

11

1

1

0

1

1

1

11001

0

01

1

1

1

0

1

1

11001

0

11

1

1

1

1

0

1

11001

1

01

1

1

1

1

1

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1

11

1

1

1

1

1

1

00xxx

x

x1

1

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1

1

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1

1x1xx

x

x1

1

1

1

1

1

1

1/2022

xx1西安邮x电学x院x

计算机学院

1

1

1

1

1

1

1

1

pagepage

544.

应用示例示例1：IBM-PC/XT机是

期一款最流行的微机系统，采用intel8088做CPU，共有20条地址线可寻址的地址空间为00000H～FFFFFH，共1MB。系统地址划分是将低640

KB空间用做主存储器区，而把其后的384

KB空间用做内存保留区。内存保留区包括256

KB的ROM空间和128

KB的I/O通道保留空间。该微机系统的地址空间分配如图5.28所示。3/21/2022西安邮电学院计算机学院page

55图5.28

IBM-PC/XT系统的地址空间分配图3/21/2022西安邮电学院计算机学院由图可知，系统分配给主板上的主存空间是

00000H～7FFFFH，寻址范围512K；分配给IO通道主存空间是80000H～9FFFFH，寻址范围128K；分配给保留显示用存储空间是A0000H～BFFFFH，寻址范围

128K。线选法和译码法的电路设计如下图所示。3/21/2022page

56西安邮电学院计算机学院上图中，使用了一片74LS138进行译码，其地址空间译码说明如下表所示。表5.7译码器地址空间译码说明3C

B

AA19

A18

A17译码器译码输出译码地址空间空间内地址线及寻址范围结果0

0

0/Y0=0，其余为100000H～1FFFFH00000H~7FFFFH选中主存空间

每根线选择128K空间共计：512K0

0

1/Y1=0，其余为120000H～3FFFFH0

1

0/Y2=0，其余为140000H～5FFFFH0

1

1/Y3=0，其余为160000H～7FFFFH1

0

0/Y4=0，其余为180000H～9FFFFH00000H~1FFFFH选中IO通道空间：128K1

0

1/21/2022/Y5=0，其余为1A0000H～BFFFFH西安邮电学院计00000H~算机学1院1FFFFH选中显示用空间：128K

page57计算机系统中，CPU地址总线为16位(A15~A10)，

数据总线为8位(D7~D0)。系统主存地址空间分配如

下：0

~

8191为系统程序区，由只读存储器芯片组成；

8192

~

32767为用户程序区；最后的2K地址空间留个系统程序工作区。现有存储器芯片型号如下：EPROM:8K×8位；SRAM:1K×8位,2K×8位,4K×8位,8K×8位；需要从已有的型号中选择适当芯片，设计配置该微机的存储系统，并画出存储系统的逻辑连接电路图。page3/21/2022西安邮电学院计算机学院58示例2：微机系统地址空间分配如图5.31所示。其中，用户程序区和系统程序工作区，都属于随机读写操作的存储空间，所以需要配置为RAM存储器。图5.31微机系统地址空间分配图page3/21/2022西安邮电学院计算机学院59根据微机存储系统的需求，选用8K×8位的1片EPROM做系统程序区存储器；选用3片8K×8位的SRAM做用户程序区存储器；选用1片2K×8位的

SRAM做系统程序工作区存储器。page

60图5.32存储器连接逻辑电路图3/21/2022西安邮电学院计算机学院使用3—8译码器分配存储器地址空间，其地址空间译码说明如下表所示。C

B

AA19

A18

A17译码器译码输出译码地址空间二次译码各空间内地址线及寻址范围结果0

0

0/Y0=0，其余为10000H～1FFFH无A12~A00000H～1FFFH选中1号芯片:8K0

0

1/Y1=0，其余为12000H～3FFFH无A12~A00000H～1FFFH选中2号芯片:8K0

1

0/Y2=0，其余为14000H～5FFFH无A12~A00000H～1FFFH选中3号芯片:8K0

1

1/Y3=0，其余为16000H～7FFFH无A12~A00000H～1FFFH选中4号芯片:8K1

1

1/Y7=0，其余为1E000H～FFFFHA10~A00000H～07FFH选中5号芯片:2Kpage3/21/2022西安邮电学院计算机学院615.6

存储器扩展page3/21/2022西安邮电学院计算机学院62存储器芯片的存储容量都是有限的，要构成所需容量的存储器，往往单个芯片不能满足存储单元数目或字长的需求，甚至存储单元和字长数都不能满足需求。所以，需要用多个存储器芯片进行组合来满足存储容量需求。针对不同容量需求所进行的存储器芯片组合称为存储器的扩展。存储器芯片的扩展方式包括：位扩展字扩展字位同时扩展5.6.1

位扩展page3/21/2022西安邮电学院计算机学院63单块存储芯片上的存储单元数目满足存

储器需求，而字长不能满足需求，需进行的

存储器扩展称为位扩展。例如：已有8K×1的SRAM芯片，需要组成8K×8的存储器，这里

芯片的存储单元数目与存储器需求一致，但

字长不够，需要进行位扩展来实现。图5.33所示为8K×1

SRAM芯片，采用位扩展组成8K×8的存储器电路连接示意图。page

64图5.33位扩展组成的8K×8存储器电路连接示意图由图看出，位扩展方式存储器的电路连接特点是：所有芯片的地址线和读/写线都连接到总线的对应位上，所有芯片共用一个片选信号，而各芯片的数据线需要分别连接到数据总线的D7~D0位上。3/21/2022西安邮电学院计算机学院page

655.6.2

字扩展单块存储芯片上的存储字长满足存储器需求，而存储单元数目不能满足需求，需进行的存储器扩展称为字扩展，字扩展就是存储单元数量的扩展。图5.34所示为16K×8

SRAM芯片，采用字扩展方式，组成64K×8的存储器电路连接示意图。由图看出，字扩展方式存储器的电路连接特点是：所有芯片的数据线、地址线和读/写线都连接到总线的对应位上，而由片选信号来指定各片地址范围。3/21/2022西安邮电学院计算机学院page

66图5.34字扩展组成的64K×8存储器电路连接示意图图中每个16K×8位SRAM芯片，都有14位地址线，经过字扩展后，组成64K×8位的存储器，则需要16位地址线。其中，这16位地址线的低14位（A13~A0）直接与各芯片的地址线连接，用于进行片内寻址。另外的高2位地址线（A15和A14）经2—4译码器译出4位片选线，分别与4个芯片的片选信号相连接，用来选定各芯片在整个存储空间中所属的地址范围。3/21/2022西安邮电学院计算机学院page

675.6.3

字位同时扩展在实际应用中，单块存储芯片上的存储单元数目和字长均不能满足存储器需求时，就需要同时进行位扩展和字扩展，即字位同时扩展。例，现有1K×4

SRAM存储器芯片，要构成某计算机存储系统所需4K×8的存储器，下面介绍如何通过1K×4芯片构成4K×8的存储器。单块1K×4芯片的存储单元数目是1K，字长是4

位。所需的存储器是4K×8。因此，该单块芯片的存储单元数目不满足要求，需要将存储单元数目从1K扩展到4K；字长也不满足要求，需要将字长从4位扩展到8位。所以，采用1K×4芯片构成4K×8的存储器，需要进行字扩展和位扩展，即字位同时扩展。3/21/2022西安邮电学院计算机学院图5.351K×4芯片位扩展构成1K×8存储模块的电路连接示意图page西安邮电学院计算机学院68第一步，先进行位扩展，由1K×4芯片采用位扩展方式构成1K×8的存储模块。由位扩展方式可知，要达到存储模块所需的

每个存储单元8位，需要使用2块1K×4芯片来扩展构成1K×8的存储模块，扩展电路连接如图5.35所示。由图看出，两个单芯片的4位数据总线扩展后构成8位数据总线。3/21/2022图5.361K×8存储模块字扩展构成4K×8存储器的电路连接示意图第二步，再进行字扩展，由1K×8的存储模块采用字扩展方式构成4K×8存储器。通过计算可知，共需4