数字系统(EDA)样卷

《数字系统设计》样卷一、单项选择题（10小题，每题2分，共20分）1.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（

）。A.FPGA是基于乘积项结构的可编程逻辑器件FPGA是全称为复杂可编程逻辑器件基于SRAM的FPGA器件，在每次上电后必须进行一次配置在Altera公司生产的器件中，MAX7000系列属FPGA结构4444

课课程程自自测测-《—数样字卷系1统设计》样卷2.IP核在IC领域被理解为完成某种功能的设计，以版图方式提供的IP被称为(

)。A.

硬IP B.

固IP C.

软IP D.

都不3.已成是为IEEE标准的HDL语言有（

）。VHDL和AHDLVerilog

HDL和VHDLC.AHDL和Verilog

HDLD.只有Verilog

HDL本课程实验开发系统上的下载板所配置的目标芯片的型号是(

)。FLEX10K系列

EPF10K10LC84-3FLEX10KE系列

EPF10K30EFC484-14444

课课程程自自测测-《—数样字C卷系.1统F设LE计X》1样0K卷系列EPF10K10LC84-45.在MAX+plusII中，所建立的原理图设计文件保存的后缀名是(

)。A.

*.tdf B.

*.gdf C.

*.vhd D.

*.scf下列对现代EDA技术基本特点的描述中，错误的是（

）。支持硬件描述语言进行设计普遍采用标准化和开发性框架结构具有高层综合和优化功能完全支持软、硬件协同设计下列对阻塞与非阻塞赋值语句的描述中，正确的是（

）非阻塞赋值语句的赋值符号为“=”阻塞赋值语句在语句块结束时才完成赋值操作非阻塞赋值语句在在该语句块结束时就立即完成赋值操作阻塞赋值语句的赋值符号为“=”4444

课课程程自自测测-《—数样字卷系1统设计》样卷8.在下面的程序段中，当address的值等于5"b0x000时，问casex执行完后，输出out的值等于(

)。casex(address)5"b00??1:out=2"b11;5"b01???:out=2"b10;5"b10?00:out=2"b01;default:out=2"b00endcaseA．out=2"b1B．out=2"b10C．out=2"b01D．out=2"b004444

课课程程自自测测-《—数样字卷系1统设计》样卷9.下列关于Verilog

HDL的标识符及数据定义的说法中，错误的是（

）。A．COUNT和count是两个不同的标识符B．\wait、initial、4sum都是非法的标识符定义

C．16、"d2a、b0x110都是错误的整形数定义D．Module不是Verilog的关键字10.以下哪个选项是Verilog

HDL语言支持的三种基本描述方式（

）。①数据流描述②门级描述④结构描述

过程描述A．⑥②①B．⑥④①③行为描述⑥功能描述C．④

①D．①③④4444

课课程程自自测测-《—数样字卷系1统设计》样卷)和()二、填空题（18个空，每空1分，共18分）1.将PLD按结构特点来分类，可分为(两大类。2．ASIC的中文全称是()。)、()、EDA三个发3．EDA技术经历了(展阶段。基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→功能仿真→综合→适配→(

)→(

)→在线测试。Verilog

HDL所提供的两大物理数据类型是：(

)、(

)。4444

课课程程自自测测-《—数样字卷系1统设计》样卷在MAX+plusII中，Simulator所代表的含义是(

),Create

DefaultSymbol所代表的含义是(

)。在MAX+plusII中利用VerilogHDL语言建立文本文件时，保存的文件名称必须和()一致。所建立的波形仿真文件的后缀名为()。若A=5"b11001,则A<<2得到的结果是(

),|A得到的结果(

)。9．若A=5"b11001，B=5"b101x1,则A&&B

=(

)。若a=5"b11x01,b=5"b11x01,则，a==b得到的结果是(

)。若a=1"b1,b=2"b00,c=3"b101,则{a,2{b},c}=(

)。4444

课课程程自自测测-《—数样字卷系1统设计》样卷三、名词解释（4小题，每题3分，共12分）SoC综合布局4.功能仿真4444

课课程程自自测测-《—数样字卷系1统设计》样卷1.什么是PLD?PLD按集成度如何分类？四、简答题（3小题，每题5分，共15分)2．什么是ISP技术？其优点是什么？4444

课课程程自自测测-《—数样字卷系1统设计》样卷3.什么是Top_down设计？4444

课课程程自自测测-《—数样字卷系1统设计》样卷五、编程题（6小题，共35分)module

FA(a,b,cin,sum,cout);input

cin;input

[3:0]

a,b;output

sum,cout;reg

cout;always

@(a

or

b

or

cin);(cout,sum)=a+b+cin;endmodule1.如下所示的四位全加器的Verilog程序中共有四处错误，找出，并改正(其中的line1～line7指第1行到第7行)。（4分）line1line2line3line4line5line6line7line74444

课课程程自自测测-《—数样字卷系1统设计》样卷module

mux2

1(

);（1分）input

;（1分）output

;（1分）assign

;（2分）endmodule2.对照右图，将如下Verilog程序补充完整。(5分)4444

课课程程自自测测-《—数样字卷系1统设计》样卷moduleupdown_count(d,clk,clear,load,up_down,qd);input

[3:0]

d;input

clk,

clear,load,up_down;output

[3:0]

qd;reg[3:0]

qd;always

@(posedge

clk)beginif(!clear)else

if(load)qd<=4’h00;qd<=d;elseif(up_dwon)qd<=qd+1;qd<=qd-1;elseendendmodule3.分析如下Verilog程序所描述的逻辑功能。（5分）4444

课课程程自自测测-《—数样字卷系1统设计》样卷4.写出下图所示电路的Verilog结构描述程序。（5分）4444

课课程程自自测测-《—数样字卷系1统设计》样卷5.某控制电路的输入(rst,clk)与输出

(Count_en,Count_load)的时序关系如下图所示，试写出能够实现该电路功能的Verilog模块程序。(8分)4444

课课程程自自测测-《—数样字卷系1统设计》样卷6.下面所列为半加器的Verilog程序代码，对照如下所示的由此半加器构成的全加器电路原理图，用调用半加器模块的方式编写全加器(模块名为：FA)的Verilog模块(假定半加器HA模块与全加器模块FA存放为同一路径下的两个不同文件)。（8分）module

HA(A,B,S,C);input

A,B;output

S,C;xor

(S,A,B);and(C,A,B);endmodule4444

课课程程自自测测-《—数样字卷系1统设计》样卷end《数字系统设计》样卷一、单项选择题（10小题，每题2分，共20分）下面关于Verilog

HDL语言的说明中，错误的是（

）。Verilog

HDL语言既是一种行为描述语言又是一种结构描述语言VerilogHDL程序是由模块构成的。每个模块实现特定的功能，模块可以进行层次嵌套Verilog

HDL语言是在C语言的基础发展而来的，又与C语言有着本质的区别Verilog

HDL语言是1985年在美国国防部的支持下推出的超高速集成电路硬件描述语言4444

课课程程自自测测-《—数样字卷系1统设计》样卷2.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是(

)。A.CPLD即是现场可编程逻辑器件的英文简称

B.CPLD是基于查找表结构的可编程逻辑器件

C.早期的CPLD是从GAL的结构扩展而来D.在Altera公司生产的器件中，FLEX10K系列属CPLD结构3.本课程实验开发系统上的下载板所配置的目标芯片的型号是(

)。A.FLEX10K系列

EPF10K10LC84-3B.FLEX10K系列

EPF10K10LC84-4C.FLEX10KE系列

EPF10K30EFC484-1D.MAX7000系列

EPM7096LC84-74444

课课程程自自测测-《—数样字卷系1统设计》样卷4.在利用Verilog

HDL语言建立文本设计文件时，保存的文件的后缀名是(A.

*.v)。B.

*.vhd C.

*.tdf D.

*.voIP核在IC领域被理解为完成某种功能的设计，以HDL方式提供的IP被称为(

)。A.

硬IP B.

固IP C.

软IP D.

都不是已成为IEEE标准的HDL语言有(

)。VHDL和AHDLVerilog

HDL和VHDLC.AHDL和Verilog

HDLD.只有Verilog

HDL4444

课课程程自自测测-《—数样字卷系1统设计》样卷7.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→(

)→综合→适配→(

)→编程下载→硬件测试。①功能仿真

②时序仿真

③逻辑综合

④配置

引脚锁定A．③①

B．

②

C．④

D．①②下列对现代EDA技术的基本特点的描述中，错误的是(

)。VHDL和AHDLVerilog

HDL和VHDLC.AHDL和Verilog

HDLD.只有Verilog

HDL4444

课课程程自自测测-《—数样字卷系1统设计》样卷9.下列关于Verilog

HDL的标识符及数据定义格式的说法中，正确的是(

)。Cout、\data、and2、2_sum都是合法的标识符定义6、"hzF、12"da30、5"b0x110都是合法的整型数据定义

C.MODULE是Verilog预定好的关键字D.SUM和sum是两个不同的标识符在VerilogHDL语言中，下列关于任务和函数的描述，错误的是(

)。任务只可在过程语句中调用，不能在连续赋值语句assign中调用函数可作为表达式中的一个操作数来调用，在过程赋值和连续赋值语句中均可以调用函数向调用它的表达式返回一个值4444

课课程程自自测测-《—数样字卷D系.1任统设务计可》调样卷用其函数，但不能调用其他任务)、()、EDA三个发二、填空题（15个空，每空1分，共15分）)公司为自己的第三代PLDEDA技术经历了(展阶段。MAX+plusII是美国的(开发的集成EDA软件。Verilog

HDL所提供的两大物理数据类型是：(

)、(

)。在MAX+plusII中，Complier所代表的含义是(()，CreateDefault

Symbol所代表的含义)。5．在MAX+plusII中利用VerilogHDL语言建立文本文件时，保存的文件名称必须和(

)一致。4444

课课程程自自测测-《—数样字卷系1统设计》样卷)，|A得)，6．若A=5"b11001,则A>>2得到的结果是(到的结果是(

)。7．若A=5"b11001，B=5"b101x1,则A&B=(A&&B=(

)。8．若a=5"b11x01,b=5"b11x01,则，a=

=

=c得到的结果是(

)。若a=1"b1,b=2"b00,c=3"b101,则{2{a},b,c}=(

)。右图三态门用条件运算符可以描述为：assign

out=

(

)。4444

课课程程自自测测-《—数样字卷系1统设计》样卷1.ISP三、名词解释（5小题，每题3分，共15分）2．SoC3．综合4444

课课程程自自测测-《—数样字卷系1统设计》样卷4.映射5．时序仿真4444

课课程程自自测测-《—数样字卷系1统设计》样卷1.什么是PLD?PLD按集成度如何分类？四、简答题（3小题，每题5分，共15分)2．什么是Top_down设计方式？4444

课课程程自自测测-《—数样字卷系1统设计》样卷3.简述Verilog

HDL提供的三种不同的描述方式？4444

课课程程自自测测-《—数样字卷系1统设计》样卷五、编程题（6小题，共35分)line1line2line3line4line5line6line7line8line9module

decode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);output

a,b,c,d,e,f,g;input

D3,D2,D1,D0;always

@(D3

or

D2

or

D1

or

D0);begincase(

D3,D2,D1,D0

)4"d0:{a,b,c,d,e,f,g}=7"b1111110;4"d1:{a,b,c,d,e,f,g}=7"b0110000;4"d2:{a,b,c,d,e,f,g}=7"b1101101;line10

4"d3:{a,b,c,d,e,f,g}=7"b1111001;line11

4"d4:{a,b,c,d,e,f,g}=7"b0110011;line12

4"d5:{a,b,c,d,e,f,g}=7"b1011011;line13

4"d6:{a,b,c,d,e,f,g}=7"b1011111;1.如右所示BCD码——七段数码显示译码器的Verilog程序中共有四处错误，找出，并改正(其中的line1～line19指第1到第19行)。（4分）4444

课课程程自自测测-《—数样字卷系1统设计》样卷line14line15line16line17line18line194"d7:{a,b,c,d,e,f,g}=7"b1110000;4"d8:{a,b,c,d,e,f,g}=7"b1111111;4"d9:{a,b,c,d,e,f,g}=7"b1111011;default:{a,b,c,d,e,f,g}=7"bx;endendmodule4444

课课程程自自测测-《—数样字卷系1统设计》样卷module

gate1

(

);（1分）input

;（1分）output

;（1分）assign

;（2分）endmodule2.对照右图，将如下Verilog程序补充完整。(5分)4444

课课程程自自测测-《—数样字卷系1统设计》样卷module

voter7(pass,vote);output

pass;input[6:0]

vote;reg[2:0]

sum;integer

i;reg

pass;always

@(vote)beginsum=0;for(i=0;i<=6;i=i+1)if(vote[i])

sum=sum+1;if(sum[2])

pass=1;else

pass=0;endendmodule3.分析如下Verilog程序所描述的逻辑功能。（5分）4444

课课程程自自测测-《—数样字卷系1统设计》样卷4.写出下图所示电路的Verilog结构描述程序。（5分）4444

课课程程自自测测-《—数