全数字锁相环设计的分析与改进

全数字锁相环设计的分析与改进

1新型环路设计pll是一个封闭的环控制系统，可以跟踪输入信号的相位。在相位通信中，相位环通常用于实现波相位和相位的同步。环路结构在很大程度上决定了通信系统的性能。由于通信条件的不同,常常对环路设计有不同的要求。为了增强保密性和可靠性,现代通信系统广泛采用扩频技术和前向纠错编码技术,以降低正常工作所需信噪比,进而提高系统容量。另外,在突发数据通信中为提高系统效率,要求用于同步的前导字尽量短,这些导致锁相环设计难度增大。另一方面,由于通信双方相对移动产生多普勒效应使接收信号产生较大频偏。在低轨卫星通信系统中,该频偏可以与数据速率相当,此时采用锁相环实现同步也对环路设计提出了较高要求。对于低信噪比或者大频偏下的环路设计已有较多深入的分析,但对低信噪比和大频偏共存条件下实现信号快速捕捉和跟踪的环路设计研究还不多,对此,本文提出了一种环路设计思路。文章第2节从模拟锁相环出发,对比分析了两种数字环路参数设置的方法,第3节讨论了在大频偏、低信噪比条件下的数字锁相环设计,及相应的仿真结果,最后给出结论。2道路设计：从模拟电路到数字电路锁相环的基本结构包括:鉴相器(PD),环路滤波器(LF)和压控振荡器(VCO),它们构成一个负反馈控制系统,其原理如图1所示:2.1阶二型模拟环路的工作原理LF的结构决定了锁相环的类型,这里主要讨论当LF为一阶有源低通滤波器时构成的二阶二型模拟环路。其基本参数有其中K为环路增益,ωn为自然谐振频率,ξ为阻尼系数,它们与电路参数τ1,τ2满足如下关系:一般地,从一个模拟低通系统到一个数字低通系统的实现方法有脉冲响应不变法和双线性变换法。下面针对环路设计进行讨论:2.2阶数字环路相位模型对于模拟积分器传递函数1/s,采用脉冲响应不变法可以得出数字域传递函数为T/(1-z-1),考虑到数字环路硬件实现时,反馈运算结果将至少产生一个采样点的延时,这样系统NCO的传递函数表达为(z-1T)/(1-z-1),由此可以得出对应的二阶数字环路相位模型如图2所示。对应式(1),(3),(4)可得到数字环路参数如下:现在从双线性变换法出发,考虑到要求数字环路低频部分和模拟对应,取s=(2/T)(1-z-1)/(1+z-1)代入式(2),得到而图2所示的数字环路表达式可以表示为取式(7),(8)分母相等,可以得到数字环路参数如下:2.3频域与脉冲响应法比较式(5),(6)和式(9),(10)可知,在比较小时,两式得出的参数值相近。当固有频率ωn增加时,由于数字环路反馈时延以及频域混叠效应,环路工作情况变差,仿真表明,脉冲响应法给出的参数设置在大于1时,容易发生振荡,而双线性变换法则通过对信号频域的压缩作用,在较高环路带宽时仍能稳定工作。采用双线性变换法实现从模拟域到数字域到数字域转换,在ωn较大变化范围内具有普适性,这一特点使其更适用于本文大频偏、低信噪比下的载波同步环路设计。3固有频率跟踪与环路跟踪性能分析为了便于分析,这里先假设环路已经完成对载波频率捕获,同时二阶环的环路滤波器的设计满足基于维纳理论的优化值,即,下面分析固有频率ωn的设置与环路跟踪性能。3.1环路带宽的限制假设输入载波的相位可以表达为其中R为频率变化率,L为频率变化率的导数,对该信号采用二阶二型环路进行跟踪,其稳态误差为其中第3项在时域可以表示为假设要求环路在工作时间twork内的相位跟踪误差小于α弧度,则对于一个相位可以表示成式(11)的信号,对系统有如下要求:式(13)给出了在频率变化时,环路固有频率ωn设置的下限,若不存在大的频率变化,则环路带宽的下限由晶振和VCO相位噪声决定。下面从信噪比和跟踪性能角度分析环路固有频率ωn设置的上限。环路输入端的高斯噪声在经锁相环后,等效为相位噪声可表示为式中Bi为前置滤波器带宽,(S/N)i为输入信号功率和通过前置带宽的噪声功率之比,BL为环路噪声带宽,对于二阶二型环,有环路对噪声的抑制能力可以通过环路信噪比反映出来,其定义为相位噪声引起误码率的恶化在文献中有详尽的分析,对于给定的目标,可以计算出对应的环路信噪比,并由此可以推出低信噪比下环路固有频率的上限:为了在低信噪比下实现恶化误码率和周期滑动概率比理想误码率低一个数量级,环路信噪比一般设置在13dB以上。3.2基于频偏的同步控制参数对于前面设计的跟踪环路,现在考虑其捕获性能。这里以低轨卫星通信系统为实例作分析。轨道高度为700km的低轨卫星,载波频率为450MHz时,多普勒频偏在±9kHz以内,频移变化率最大值为70Hz/s,频移变化二阶导数最大值为0.42Hz/s2,并假设环路工作时间为卫星最大过境时间550s,且要求相位偏移最大值为π/6,代入式(13)可得环路固有频率下限为60rad/s。对于固有频率上限,假设输入信噪比为4dB,数据速率为4.8kbps,成型滤波器滚降系数为0.4,环路信噪比为13dB,代入式(17)可得固有频率上限为798rad/s.对于大频偏下的载波同步,一般先采用扫频等辅助捕获手段将频偏缩小到1/(4T),然后启动环路进行频率捕获和跟踪。而理想二阶环路的快捕带为:若采用前面分析的跟踪锁相环进行频率捕捉,在固有频率取最大值时,环路的快捕带为1117.2rad/s,小于最大频偏值1/(4T)(7536rad/s),而环路经周期跳越将频差从超过快捕带的频偏Δωo下降ΔωL需要的时间为将前面结果代入式(19)可得tp为80ms。这个结果表明,对于以突发方式传送的上行短数据业务在帧长度为1kbit时,用于同步的前导头消耗将达到30%左右。为了提高系统效率,降低前导头的消耗,对环路的改进是必要的。3.3锁频环频率捕获为了解决大频偏的快速捕获问题,采用锁频环对频偏进行辅助捕获,环路设计方案如图3:图3中下半部分为锁相环,用于载波跟踪,其参数设计和前面分析一致。上半部分为锁频环,用于大频偏的辅助捕捉。匹配滤波用于对下变频后的信号进行最佳接收,同时滤除载波高频分量。根据不同的控制策略和系统要求,锁频环对锁相环的辅助有不同的几种方式。下面先分析锁频环的工作情况。这里仍采用数据数率为采样率输入环路,同时假定位同步已经完成。鉴频输入(前导字部分)采用BPSK调制,可以推出如下鉴频方程:式(20)中鉴频增益P为输入信号功率,I(n)和Q(n)是指采用类似Costas环路时,I路和Q路分别解调出的数据。与锁相环原理相同,可以采用不同阶数的锁频环实现对频率的捕捉。对于给定噪声带宽,可以推导出在5%的允许误差范围内,一阶环路和理想二阶环路对阶跃信号的捕获时间:图4是在数据率4.8kbps,频偏800Hz,BLT=0.015时,分别采用一阶环路和理想二阶环路的仿真结果。图4中,虚线为一阶锁频环频率跟踪曲线,实线为二阶锁频环频率跟踪曲线。可见,在相同的噪声抑制下,一阶锁频环比二阶锁频环能更快实现频偏捕捉。文献给出了基于一阶非线性PLL环路相位误差概率密度的分析＿,这里对锁频环的频率噪声方差作类似估算给出如下:一般地,锁频环稳定工作的噪声门限经验值为在利用锁频环进行大频偏下的频率辅助捕获时,由于频率为相位的导数,故锁频环需要比同阶锁相环多一级积分结构。对于一阶锁频环辅助的二阶锁相环,共用环路滤波器,可以有直接辅助和切换辅助两种简单的实现方式,如图5。图5中FD为式(20)给出的鉴频器,PD为鉴相器,如Costas鉴相等,k为一阶环鉴相增益K与采样时间平方的乘积,c1,c2由式(9),(10)给出。若直接将锁频环输出叠加至锁相环一次积分处,则构成直接辅助锁相环。该构成方式最简单,但由于锁频环在信噪比低于7dB以下时,鉴频器的平方损耗非常明显,从而带来额外的相位噪声,不利于锁相环工作。切换辅助方式则采用在频率捕获阶段由锁频环工作,在频率捕获完成后切换至锁相环工作,从而同时实现大频偏的捕获和低信噪比的跟踪。为完成锁频环到锁相环的正确切换,需要满足的条件是:(1)锁频环已完成频率捕获。(2)锁频环的频率噪声在锁相环的捕获带以内。条件(1)可以通过式(21)给出,并留足够余量,条件(2)可以通过式(18),(23)分别计算给出,并满足综合上面推导,频率辅助捕获全数字环路的设计过程可表述如下:(1)根据要求的捕获时间(式(21))和工作门限(式(24))推出一阶锁频环路的环路增益K。(2)由系统的动态性能(式(13))和跟踪要求(式(17))给出锁相环的带宽范围。(3)由稳定切换条件(式(25))选取合适的锁相环带宽。(若锁相环带宽超出条件(2)要求的范围,可以在跟踪过程采用变带宽的方式实现符合要求的锁相环带宽设置)。(4)最后由式(9),(10)得到全数字锁相环参数。3.4锁相环噪声仿真系统参数:数据速率:4.8kbps,信噪比Eb/N0:4dB;载波频偏:1kHz,调制方式BPSK,同步头100bit;环路参数选取:根据前导字长可取一阶锁频环环路增益K:250rad/s,由式(21)可知频率捕获时间为75bit,在第80bit切换为锁相环有充分的余量。由式(23)给出频率噪声方差为55Hz,再由式(25)和式(18)可知,取锁相环噪声带宽为400Hz时满足捕获要求,此时二阶环固有频率为750rad/s,该值也满足式(13),(17)的上下限约束。作为对比,下面给出在无噪声情况和4dB信噪比条件下的仿真图6。图6中,从上至下依次给出I路,Q路数据和环路输出至NCO的跟踪频率。其中左半边为无噪声条件下的仿真,右半边为信噪比在4dB时的仿真(为了清晰示出环路捕获跟踪与数据解调关系,仿真采用调试数据每10bit为一组相同随机值)。由仿真图可见,在前80bit的锁频过程中,调制载波频率逐渐减小,IQ路能量一致。在第80bit后的锁相环工作区间,载波被消除,且信号能量在第100bit后集中至I路,Q路仅剩噪声,数据在I路得到解调和恢复。4环路优化建议从上面分析和仿真表明,该锁相环设计方法解决了大频偏和低信噪比下的频率快速捕获和同步跟踪,并有以下结论:(1)为了在大频偏(与数据数率相当)和低信噪比(5dB以下)条件下实现捕获时间和跟踪性能的优化,分别采用不同的环路进行捕获和跟踪是可行的。(2)对于跟踪环路,噪声性能和动态性能(多普勒频移)分别从两个主要方面约束了环路带宽的上限和下限。(3)本文采用