实验报告信号的提取

HUNANUNIVERSITY路由器实验报告题目：003信号的提取学生姓名：学生学号：专业班级：同构组员：上课老师：目录TOC\o"1-2"\h\z\u一、内容 2二、目的 2三、实验设计思想和流程 2四、实验环境 2五、操作及运行成果 2六、实验体会和思考题 2附录（源代码及注释） 2一、内容1、基础规定：上一次在2口进3口出的基本功效UM_my/UM.v模块中设计一种信号量或者直接对信号量输入端口in_port进行监视。2．设立触发捕获的条件，在某端口有信号进入时捕获数据。3、运用原有的信号捕获设立，尝试捕获广播包（这里的数据帧头从139到127位）表1139位数据格式定义138:136（头尾标记）135:132（有效字节数）131:128（输入端标语）127:0（报文数据）1011111port_num报文前16字节1001111port_num报文17-32字节…………1001111port_num…110Vbyteport_num报文最后数据（1-16字节）阐明：从127到0为链路层的帧数据，大家能够查有关资料，理解如何捕获出广播帧。二、目的1、SignalTapIILogicAnalyzer使用办法；2、掌握捕获条件的设立3、学会硬件信号分析，理解硬件信号监视和软件调试的差别三、实验设计思想和流程打开SignalTapIILogicAnalyzer。如图1所示，在Quartus的菜单栏选择“Tools”，选择“SignalTapIILogicAnalyzer”。单击打开SignalTapIILogicAnalyzer分析器，如图2所示。图1图2新建实例在InstanceManager中右击空白处，弹出菜单选项，选择“CreateInstance”新建实例，如图3所示。图3选中新添加的实例，双击实例对应的文本框，弹出NodeFinder文本框，如图4所示。图4在NodeFinder文本框单击lookin项后的“…”按钮，如图5所示，选择要查看signaltap的模块；在OptionsFilter下拉列表框选择过滤信号的选项；Named为过滤的信号名。然后单击“List”按钮。图5单击“List”按钮后，匹配的结点就会在MatchingNode文本框列出，如图6所示。图6在左侧的MatchingNode文本框选中要观察的信号点击中的“>”箭头将其添加到右边的文本框中。当想要观察的信号全部添加到右文本框后，点击“Insert”按钮将其插入到实例列表框中，点击“Close”按钮关闭NodeFinder文本框，如图7所示。图7添加完信号之后，需要添加信号的采样时钟信号。即在SingalConfiguration框中选择“Clock”选项的“…”按钮，在NodeFinder中选择信号的采样时钟。如环节c-f。保存Signaltap文献，然后编译工程。四、实验环境1.1台管理节点主机；1台主机A；（分别连接到2口和3口）2.2根网线；3.NetMagic08开发平台；4.软件Quartus16。主机及网络具体配备参考附带的实验环境拓扑及软件配备文档。五、操作及运行成果1.首先根据实验规定修改代码2.单击打开SignalTapIILogicAnalyzer分析器3.随即新建实例4.设立报文格式（拦截条件）（大部分操作都已在老师提供的实验报告中列出，此处不再进行冗余的截图，本实验比较简朴只是修改了几行代码）拦截到的报文138：136为101，5的二进制位101，101表达报文头135：132为1111，即F，表达有效字节数131:128为0001，即1，表达输入逻辑端标语为1（实际为端口2）127：80为目的MAC地址，全为F则表达广播帧产生广播帧的因素：网络中存在广播帧是不可避免的，例如启动了DHCP服务器，每次请求都会有FF.FF.FF.FF.FF.FF的帧格式出现，它向全部端口转发。这个实验里设立了报文拦截条件，拦截由端口2产生的广播帧。六、实验体会和思考题信号如果没有实际保存意义，在电路设计时会被优化掉，无法再信号分析工具中查看到。如何避免？quartus综合器用的是/*synthesiskeep=1*/，现在quartus也支持/*synthesissyn_keep=1*/FPGA设计中的延时电路的产生：在日常的电路设计中，有时候我们需要对信号进行延时解决来适应对外接口的时序关系，最经常也是最典型的状况是做解决机的接口；由于与解决的接口时序关系是异步的，而一种规范的FPGA设计应当是尽量采用同时设计。那么碰到这种状况该如何解决呢？首先在FPGA中要产生延时，信号必须通过一定的物理资源。在硬件描述语言中有核心词Waitforxxns，需要阐明的是该语法是仅仅用于仿真而不能用于综合的，可综合的延时办法有：使信号通过逻辑门得到延时（如非门）；使用器件提供的延时单元；注意：当使用多级非门的时候综合器往往会将其优化掉，由于综合器会认为一种信号非两次还是它。当需要对某一信号作一段延时时，初学者往往在此信号后串接某些非门或其它门电路，此办法在分离电路中是可行的。但在FPGA中，开发软件在综合设计时会将这些门当作冗余逻辑去掉，达不到延时的效果。在此，能够用高频时钟来驱动一移位寄存器，待延时信号作数据输入，按所需延时对的设立移位寄存器的级数，移位寄存器的输出即为延时后的信号。此办法产生的延时信号与原信号比有误差，误差大小由高频时钟的周期来决定。对于数据信号的延时，在输出端用数据时钟对延时后信号重新采样，就能够消除误差。实验心得：本次实验是在第一次实验2进3出的基础上进行的修改，他规定在拟定的触发条件下截取广播包。修改代码的话，在这里仅仅将输入端标语input_port_reg修改为输出符号即可。这样能够在下一步分析中，波形模拟需要的端标语的