四位十进制频率计设计 自己写的

本文格式为Word版，下载可任意编辑——四位十进制频率计设计自己写的数字频率计设计1.设计任务

设计一简易数字频率计，其基本要求是：

1)测量频率范围1Hz~10Hz，量程分为4档，即×1，×10，×100，×1000。2)频率测量确凿度

?fxfx??2?10?3.

3)被测信号可以是下弦波、三角波和方波。4)显示方式为4位十进制数显示。5)使用EWB进行仿真。2.设计原理及方案

频率的定义是单位时间（1s）内周期信号的变化次数。若在一定时间间隔T内测得周期信号的重复变化次数为N，则其频率为

f=N/T

据此，设计方案框图如图1所示。

图1数字频率计组成框图

其基本原理是，被测信号ux首先经整形电路变成计数器所要求的脉冲信号，频率与被测信号的频率fx一致。时钟电路产生时间基准信号，分频后控制计数与保持状态。当其高电平日，计数器计数；低电平日，计数器处于保持状态，数据送入锁存器进行锁存显示。然后对计数器清零，准备下一次计数。其波形规律关系图如图2所示。3.基本电路设计1)整形电路

整形电路是将待测信号整形变成计数器所要求的脉冲信号。电路形式采用由555定时器所构成的施密特触发器，电路如图XXX所示。若待测信号为三角波，输入整形电路，设置分析为瞬态分析，启动电路，其输入、输出波形如图XXX所示。可见输出为方波，二者频率一致。

2)时钟产生电路

时钟信号是控制计数器计数的标准时间信号，其精度很大程度上决定了频率计的频率测量精度。当要求频率测量精度较高时，应使用晶体振荡器通过分频获得。在此频率计中，时钟信号采用555定时器构成的多谐振荡器电路，产生频率为1Kz的信号，然后再进行分频。多谐振荡器电路如图XXX所示。由555定时器构成多谐振荡器的周期计算公式为

XXXXXXXXXX

取XXXXXXXXXXXXXX，则得到振荡频率为1Kz的负脉冲，其振荡波形如图XXX所示。

3)分频器电路

采用计数器构成分频电路，对1Kz的时钟脉冲进行分频，取得不同量程所需要的时间基准信号，实现量程控制。1Kz的时钟脉冲，对其进行3次10分频，每个10分频器的输出信号频率分别为100Hz，10Hz，1Hz三种时间基准信号。对应于以1Kz，100Hz，10Hz，1Hz的信号作为时间基准信号时，相应的量程为×1000，×100，×10，×1。

构成10分频带电路是采用十进制计数器74LS160实现的。具体电路及其输入、输出波形如图XXX所示。

（1）T触发器

T触发器电路是用来将分频带器输出阻抗的窄脉冲整形为方波，由于计数器需要用方波来控制其计数/保持状态的切换。整形后方波的频率为频器输出信号频率的一半，则对应于1Kz，100Kz，10Kz，1Hz的信号，T触发器输出信号的高电平持续时间分别为0.001s,0.01s,0.1s,1s。T触发器采用JK触发器7473为实现，其电路连接图及其输入、输出波形如图XXX所示。

（2）单稳触发器

单稳触发器用于产生一窄脉冲，以触发锁存器，使计数器在计数完毕后更新锁存器数值。单稳触发器电路采用555定时器实现，为了保证系统正常工作，单稳电路产生的脉冲宽度不能大于该量程分频带器输出信号的周期。例如，计数器的最大量程是×1000，对应分频带器输出的时间基准信号频率为1000Hz，周期是1ms。取单稳电路输出脉冲宽度TW=0.1ms。根据TW=1.1RC，取C=0.01Uf，则R=9.8KΩ，取标称什为10KΩ。单稳触发器输入信号是T触发器输出信号经Rd、Cd组成的微分器将方波变成尖脉冲后加到555定时器的触发器。电路图及输入、输出波形如图XXX所示。

（3）延迟反相器

延时反相器的功能是为了得到一个对计数器清零的信号。由于计数器清零

是低电平有效，而且计数器清零必需在单稳触发信号之后，故延迟反相器是在上述单稳电路之后，再加一级单稳触发电路，且在其输出端加反相器输出。其输入、输出波形如图XXX所示。（4）计数器

计数器在T触发器输出信号的控制下，对经过整形的待测信号进行脉冲计数，所得结果乘以量程即为待测信号频率。

根据精度要求，采用4个十进制计数器级联，构成N=1000计数器。十进制计数器仍采用74LS160实现。其电路图如图XXX所示。其中计数器的清零信号由延迟反相器提供，控制信号由T触发器提供，计数器输出结果送入锁存器。

（5）锁存器和显示

计数器的结果进入锁存器锁存，4个七段数码管显示测试信号的频率。锁存器使用了两片8D集成触发器实现，其控制信号来自于延迟反相器，具体电路如图XXX所示。

（6）数字频率计的总体电路

图XXX是数字频率计的总体电路图。

4.测试

搭建好以上电路以后，进行调试，首先分模块进行调试，待每一个模块调试正确后，不规则进行联调。由于整个电路的分析是瞬态分析，故总体电路的分析需要较长时间。以上仅仅是学生所做综合电路分析与设计的例子，由于EWB5.12教学版本库元件的限制，

有些电路与系统无法进行全部电路的仿真（例如收发信通信系统等），但有些局部电路也可以进行仿真，从而节省对这部分电路设计化费的时间。

求4位可自动转换量程的十进制频率计EPM7128S可用的VHDL程序

其他回复：我有详细论文。VHDl程序,详细原理和框图。不过我当时用的是epm240.。。它的规律门比epm7128多。那时候我想用epm7128的。但是规律门不够。你或者需要考虑换一下芯片。不然难以实现功能。125319557@.com联系。偏差由D控制什么意思

晶蓝刚买一周系列18千瓦升级版。显示温

其他答案：根据频率的定义和频率测量的基本原理，测定信号的频率必需有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数终止后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这0个信号可以由一个测频控制信号发生器产生，即图7-1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平日，允许计数；低电平日中止计数，并保持其所计的脉冲数。在中止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必需有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。其工作时序波形如图7-2。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4BIS

PORT(CLK:INSTD_LOGIC;RST:INSTD_LOGIC;ENA:INSTD_LOGIC;

OUTY:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT4B;

ARCHITECTUREbehavOFCNT4BIS

SIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGIN

P_REG:PROCESS(CLK,RST,ENA)BEGIN

IFRST='1'THENCQI<=\ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENCQI<=CQI+1;ENDIF;ENDIF;OUTY<=CQI;

ENDPROCESSP_REG;--进位输出

COUT<=CQI(0)ANDCQI(1)ANDCQI(2)ANDCQI(3);ENDbehav;

LIBRARYIEEE;--测频控制器USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTLIS

PORT(CLKK:INSTD_LOGIC;--1HzCNT_EN,RST_CNT,LOAD:OUTSTD_LOGIC);ENDTESTCTL;

ARCHITECTUREbehavOFTESTCTLISSIGNALDIV2CLK:STD_LOGIC;BEGIN

PROCESS(CLKK)BEGIN

IFCLKK'EVENTANDCLKK='1'THENDIV2CLK<=NOTDIV2CLK;ENDIF;

ENDPROCESS;

PROCESS(CLKK,DIV2CLK)BEGIN

IFCLKK='0'ANDDiv2CLK='0'THENRST_CNT<='1';ELSERST_CNT<='0';ENDIF;ENDPROCESS;

LOAD<=NOTDIV2CLK;CNT_EN<=DIV2CLK;ENDbehav;

LIBRARYIEEE;--4位锁存器

USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG4BIS

PORT(LOAD:INSTD_LOGIC;

DIN:INSTD_LOGIC_VECTOR(3DOWNTO0);

DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDREG4B;

ARCHITECTUREbehavOFREG4BISBEGIN

PROCESS(LOAD,DIN)BEGIN

IFLOAD'EVENTANDLOAD='1'THENDOUT<=DIN;--时钟到来时，锁存输入数据ENDIF;

ENDPROCESS;ENDbehav;

还有用VerilogHDL语言设计的程序

//测频控制器

moduletestctl(clkk,cnt_en,rst_cnt,load);inputclkk;

outputcnt_en,rst_cnt,load;regrst_cnt;regdiv2clk;

always@(posedgeclkk)begin

div2clk=~div2clk;end

always@(clkkordiv2clk)begin

if((clkk==’b0)

elserst_cnt=’b0;end

assignload=~div2clk;assigncnt_en=div2clk;endmodule//十进制计数器

modulecnt10(clk,rst,ena,outy,cout);inputclk,rst,ena;output[3:0]outy;outputcout;reg[3:0]outy;

always@(posedgeclk)