HLS系列 – High Level Synthesis(HLS) 的端口综合7_第1页
HLS系列 – High Level Synthesis(HLS) 的端口综合7_第2页
HLS系列 – High Level Synthesis(HLS) 的端口综合7_第3页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

HLS系列–HighLevelSynthesis(HLS)的端口综合7在前几章里，已经分别介绍了BlockLevelInterface，PortLevelInterface中的NoI/OProtocol和AXI4。本章里着重介绍下PortLevelInterface的另一个子类别：MemoryInterface：MemoryInterface中分为3个子类别，分别是：ap_memroy，bram和ap_fifo。ap_memory和bram：

数组通常都被综合成ap_memory端口，它用来同外部的RAM或者ROM进行数据交互，并且带有地址信号，意味着对数据的存取顺序可以随机/任意。如果对外部存储资源的访问是顺序的，那么可以考虑ap_fifo端口，它用来同FIFO进行通信，不带有地址信号，并且综合后所用的资源开销会减小。ap_memory和bram约束的含义是完全一样的。使用时唯一的区别是，当把HLS综合后的IP用VivadoIPIntegrator互联时：

1.ap_memory呈现的是离散的端口。

2.bram呈现的是一组总线。Note：使用ap_memory时，最好同时使用set_directive_resource命令，明确指定array使用什么类型的RAM资源去实现。如果没有指定，那么HLS会自己决定在single/dual-portRAM中二选一。下面是一个名字为'd'的array，被综合成singleportblockram时的端口时序图：ap_fifo：

假如对memory的访问时顺序的，那么可以考虑把端口综合成ap_fifo型，它没有地址端口，资源上会更节约。被ap_fifo约束的端口，其访问顺序必须得是顺序的，如果HLS工具检查出违例，那么就会提示错误；如果HLS工具不确定是否一定是顺序访问的，那么会提示警告！

下面是一个违例的例子，对指针in的访问并没有按照顺序进行：假如上述函数的in1被约束为用ap_fifo实现，那么HLS工具就会报错！Note：ap_fifo不能约束inout型端口。如果一个变量即被read，又被write，那用ap_fifo实现就会报错！下面是ap_fifo端口读写的时序图：

1.读操作是FIFT模式，

人人文库> 全部分类> 行业资料 > 信息产业

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论