一步一步学ZedBoard Zynq(二)：使用PL做流水灯

一步一步学ZedBoardZynq(二)：使用PL做流水灯《一步一步学ZedBoard&Zynq》系列第二篇，目的是为了学习不使用ARMPS情况下，只对ZynqPL的编程方法，同时学习Xilinx?PlanAhead工具的使用方法?硬件平台：Digilent?ZedBoard开发环境：WindowsXP32bit软件：?XPS14.2+PlanAhead14.2?新建工程LAB2项目设置中，需要将芯片选为Zynq选择文件类型为verilog，名称就ledwater之后会提示引脚信息，默认空就可以，随后可以通过verilog代码来实现。进入ISE后，添加源文件，内容如下/*

《一步一步学ZedBoard&Zynq》些列第二篇：使用Zynq的PL做流水灯

2012年9月11日10:31:13

超群天晴

*/moduleledwater(

inputBTNU,

inputGCLK,

output[7:0]LD

);

wireclk,rst;

reg[7:0]LD_reg;

reg[31:0]cnt;assignclk=GCLK;

assignrst=~BTNU;

assignLD=LD_reg;always@(posedgeclkornegedgerst)

begin

if(rst==1'b0)begin

LD_reg<=8'b1000_0000;

cnt<=32'b0;

end

elsebegin

if(cnt==32'd25000000)begin

cnt<=32'b0;

LD_reg<=(LD_reg>>1)|(LD_reg<<7);

end

elsebegin

cnt<=cnt+32'b1;

end

end

endendmodule这里设定BTNU为复位，GCLK是时钟查看ZedBoard的原理图，可以知道BTNU默认是低电平。为了实现rst下降沿复位，第38句使用了一次取反1assignrst=~BTNU;小灯的移位采用“左移1位+右移N-1”模式，第29行可以看出来1LD_reg<=(LD_reg>>1)|(LD_reg<<7);设定引脚约束，ucf内容如下。LOC表示引脚锁定，IOSTANDARD表明引脚电平。完整的ucf文件可以从Diligent官方网站上下载NETLD[0]LOC=T22|IOSTANDARD=LVCMOS33;#"LD0"

NETLD[1]LOC=T21|IOSTANDARD=LVCMOS33;#"LD1"

NETLD[2]LOC=U22|IOSTANDARD=LVCMOS33;#"LD2"

NETLD[3]LOC=U21|IOSTANDARD=LVCMOS33;#"LD3"

NETLD[4]LOC=V22|IOSTANDARD=LVCMOS33;#"LD4"

NETLD[5]LOC=W22|IOSTANDARD=LVCMOS33;#"LD5"

NETLD[6]LOC=U19|IOSTANDARD=LVCMOS33;#"LD6"

NETLD[7]LOC=U14|IOSTANDARD=LVCMOS33;#"LD7"NETGCLKLOC=Y9|IOSTANDARD=LVCMOS33;#"GCLK"

NETBTNULOC=T18|IOSTANDARD=LVCMOS18;#"BTNU"?使用Pla