浅谈cs电路结构中的锁效应

浅谈cs电路结构中的锁效应

由于mci电路具有静态噪声效率低、扇出能力强、温度稳定性好、抗噪声能力强、工作速度快等优点，因此给现代ic行业带来了革命。在当今CMOS成为VLSI关键工艺的同时,体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应成为一个突出的问题,不仅对器件可靠性造成了严重威胁,而且成为进一步提高集成度和性能指标的主要障碍。随着器件尺寸的不断缩小,这个问题更加突出。因此,本文就闩锁效应的产生机理进行了详细分析,并介绍了几种防止闩锁效应的措施。13锁跟踪效率的基本原则1.1n高值cd反相器的结构模型闩锁效应就是指CMOS器件所固有的寄生双极晶体管(又称寄生可控硅,简称SCR)被触发导通,在电源与地之间形成低阻抗大电流通路,导致器件无法正常工作,甚至烧毁器件的现象。这种寄生双极晶体管存在CMOS器件内的各个部分,包括输入端、输出端、内部反相器等。本文以N阱CMOS反相器为例,分析闩锁效应的产生机理。带有寄生双极型晶体管的N阱CMOS结构截面图如图1所示。由图1可以看出,CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。N阱和P衬底分别起两个作用,N阱既是纵向PNP管的基区,又是横向NPN管的集电区;同样,P衬底既是横向NPN管的基区,又是纵向PNP管的集电区。在集电极-基极结和集电极接触之间,每个集电区都会产生电压降,它可以用一个集电极电阻来模拟。在图1中,RS1表示从衬底接触到横向NPN管T1的本征基区的电阻,RS2表示T1的本征基区到T2集电区的电阻,RW1表示T2的本征基区到T1集电区的电阻,RW2表示从N阱接触到纵向PNP管T1的本征基区的电阻。1.2从锁态发生的机构原理,引起锁提取图1中寄生双极晶体管以及寄生电阻,得到如图2所示的四层正反馈PNPN结构。CMOS反相器在正常工作的情况下,寄生的双极晶体管处在截至状态,器件正常工作。对于图2的PNPN正反馈环路结构,如果A点有触发电流流过衬底电阻RS1,使得RS1上的压降UA升高,如果达到晶体管T1发射结正向导通压降,就会使T1导通。T1管的集电极电流IC1增大,使得阱电阻RW2上的压降UB下降;UB的下降使得T2的UBE2增大而导通,IC2增大,结果导致UX继续增加,如果环路增益大于或等于1,这种状态将持续下去,直到两个晶体管完全导通,导通后,CMOS反相器处于闩锁状态,其导通电流取决于整个环路的负载及电源电压。要完成这样的闩锁触发,必须具备以下几个条件:(1)电路能进行开关转换,其PNPN结构的环路电流增益要求大于1,即:βΡΝΡ/βΝΡΝ≥1(1)βPNP/βNPN≥1(1)(2)触发条件使之一个晶体管处于正向偏置,并产生足够大的集电极电流使另一寄生晶体管也处于正向偏置而导通。即:ΙS1RS1≥UBE1；或者ΙW2RW2≥UBE2(2)IS1RS1≥UBE1；或者IW2RW2≥UBE2(2)式中:UBE1—寄生晶体管T1的发射结正向导通压降;UBE2—寄生晶体管T2的发射结正向导通压降;IS1—流过衬底电阻;IW2—阱电阻的电流。(3)偏置电源及其有关的电路必须能够提供至少等于PNPN结构脱离阻塞态所需的开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。其中条件式(2)、式(3)可以通过保持电压Uhold来定性分析,寄生双极晶体管的I-U曲线图如图3所示。由图3可以看出,闩锁态发生在Uhold<UDD的情况下。其中Uhold可以通过对图2进行分析定性表示为:Uhold=UDD-USS=Uce2+ΙS2RS2+UBE1=Uce2+(ΙS1+Ιb1)RS2+ΙS1RS1≈Uce2+UBE1(1+ΙS1RS2+Ιb1RS2UBE1)=Uce2+UBE1(1+RS2(1+Ιb1/ΙS1RS1)(3)Uhold=UDD−USS=Uce2+IS2RS2+UBE1=Uce2+(IS1+Ib1)RS2+IS1RS1≈Uce2+UBE1(1+IS1RS2+Ib1RS2UBE1)=Uce2+UBE1(1+RS2(1+Ib1/IS1RS1)(3)由于1+Ib1/IS1≈1,式(3)可简化为Uhold≈Uce2+UBE1(1+RS2RS1)(4)Uhold≈Uce2+UBE1(1+RS2RS1)(4)由式(4)可知,保持电压Uhold受到四个寄生接触电阻的影响,这对于闩锁效应的防止具有重要的意义。2环路电流增益从闩锁效应的产生机理可知,防止闩锁就是要防止闩锁的触发条件产生。通过上一章节的分析,只要满足以下两个条件,闩锁效应就可以得到防止。(1)PNPN结构的环路电流增益要求小于1;βΡΝΡ/βΝΡΝ＜1(5)βPNP/βNPN＜1(5)(2)保持电压Uhold＞UDD(6)由此可以得到,CMOS电路防闩锁的主要目标有两点:一是设法降低寄生晶体管的电流增益,破坏式(5)所示条件;二是通过增加衬底电阻RS2或者阱电阻RW1,或者减小RS1或者RW2,以提高造成闩锁的触发电流阈值,使得保持电压得到增大,从而避免PNPN结构进入闩锁态。在实际应用中,我们可以从版图和工艺设计两个方面采取措施防止闩锁。2.1考虑地图设计2.1.1立体器中的衍生电阻对锁的影响由式(5)所示可知,可以通过降低电流增益的方法抑制闩锁。据此,可以尽可能加大寄生晶体管的基区宽度,即增加N阱到阱外N+扩散区的距离,这样可以降低寄生晶体管的电流增益。防止闩锁效应另外一个较好的办法是减小RS1或者RW2这两个寄生电阻。因为这两个电阻如果为零,则PNPN结构永远不会导通。由图1可知,RS1和RW2这两个寄生电阻的大小主要取决于寄生晶体管基极与发射极的P+区与N+区的距离。对于简单的反相器来说,寄生晶体管基极与发射极的P+区与N+区的距离越近,其寄生电阻越小,抑制闩锁触发的特性越好。在版图设计中,可以考虑增加寄生晶体管基极与发射极的P+区与N+区形成的衬底接触与阱接触的数目。一种能有效抑制闩锁效应的版图单元如图4所示。2.1.2小接电源及接低电阻保护如图5所示,可以将N阱中的PMOS晶体管周围加上接电源的N+环,在NMOS晶体管周围加上接低电位的P+环,再将这些扩散环用金属短接,以减小接电源和接低电位的电阻。这样可以使得多数载流子在衬底或阱中形成的电阻电压降在注入寄生晶体管基区之前被保护环收集,不但可以减小寄生电阻RS1和RW2阻值,还可以降低PNP管的电流增益,能够有效的防止闩锁。由于增加保护环会占用较大的芯片面积,因此,此方法只用于外围和压点相关的电路及电路内部器件尺寸很大的MOS管。上述几种版图设计考虑,可以有效地抑制闩锁效应,但前提都是以增大版图面积和版图设计的复杂度为代价。2.2从“双极晶体”到“深槽隔离”的注入技术抑制发生闩锁的工艺可以分为两类,一类是通过减少载流子向基区的注入,或者减少其向基区的注入,以达到破坏式(5)所示的条件。另一类是利用工艺和版图设计相结合使寄生双极晶体管去耦,使得任意时候最多只有一个晶体管导通。减少载流子向基区的注入可以通过以下几种方案实现:(1)通过向硅中掺入金,中子辐照或者内部吸收杂质的方式缩短基区载流子的寿命;(2)在基区内建立减速场来阻碍少数载流子向基区的注入;(3)使用肖特基势垒做源漏极。目前,寄生双极晶体管去耦的工艺方案有以下几种。(1)通过外延CMOS(EPI),通过P阱工艺将整个电路制作一个由高掺杂P硅外延生成的低掺杂P衬底硅上,这样做大大减小了RS1的阻值,提高了抑制闩锁的水平。如图6所示。(2)深槽隔离技术,通过在NMOS管和PMOS管之间采用深槽来实现对载流子的隔离。以此降低了寄生晶体管的电流增益,容易知道,槽的深度越深,其抑制闩锁的能力越强。通过上述讨论可以得出一个结论,避