《VHDL语言与数字逻辑电路设计》-第6讲-VHDL并行语句

.1VHDL语言与

数字逻辑电路设计.2第6讲VHDL并行语句并行语句是硬件描述语言与软件程序最大的区别所在。所有并行语句在结构体中的执行都是同时进行的，即它们的执行顺序与语句书写的顺序无关。这种并行性是由硬件本身的并行性决定的，即一旦电路接通电源，它的各部分就会按照事先设计好的方案同时工作。VHDL有几种主要并行语句：进程语句块语句并行信号赋值语句元件例化语句生成语句并行过程调用语句.3第6讲VHDL并行语句

进程(Process)语句是一种并发处理语句，在一个构造体中多个Process是同时并行运行，它是VHDL语言中描述硬件系统并发行为的最基本的语句。它的特点归纳如下：一个进程语句可以与其他进程语句并发运行；进程语句可以存取在设计实体或构造体中定义的所有信号；在一个进程模块内的语句都是按顺序执行的；进程有挂起和执行两个状态，要激活进程，在进程结构中必须包含一个敏感信号列表或含一个Wait语句；进程之间的通信是通过信号传递实现的。进程语句（Process）.4第6讲VHDL并行语句

块语句是将结构体中的并行语句组合在一起，其主要目的是改善并行语句及其结构的可读性，一般用于较复杂的VHDL程序中；但从综合的角度看，BLOCK语句没有实用价值。块语句的语法描述如下：块标号：BLOCK说明语句；

BEGIN并行语句;

ENDBLOCK

[块标号]；注意：块标号必须有。块语句（Block）9/19/2023.5第6讲VHDL并行语句

说明语句与结构体的说明语句相同，主要是对该块所要用到的对象、其它模块等加以说明。可说明的项目有：端口说明、类属说明；子程序说明及子程序体；数据类型说明；常数说明；信号说明；元件说明等。

块语句（Block）9/19/2023.6第6讲VHDL并行语句例1：ARCHITECTUREbehaveOFtest_blockISBEGIN

...

p1:BLOCK

BEGIN

aequalb<='1'WHENa=bELSE'0';

agreatb<='1'WHENa>bELSE'0';

alessb<='1'WHENa<bELSE'0';

ENDBLOCK;

...ENDbehave;块语句（Block）9/19/2023.7第6讲VHDL并行语句

BLOCK是可以嵌套的，内层BLOCK块可以使用外层BLOCK块所定义的信号，而反之则不行。例2：

BLK1：Block

Signalqbus；std_logic_vector；

Begin

BLK2：BlockSignalqbus：std_logic_vector；Begin——BLK2语句--使用BLK1中的qbus：BLK1-qbus

EndBlockBLK2

——BLK1语句

EndBlockBLK1（尽量不要用同名变量或信号。）块语句（Block）9/19/2023.8第6讲VHDL并行语句块是一个独立的子结构，它可以包含Port和Generic语句。这样就允许设计者通过这两个语句将块内的信号变化传递给块的外部信号，同样也可以将块外部的信号变化传递给块的内部。

Port和Generic语句的这种性能，将允许在一个新的设计中可重复使用已有的Block块。在新的模块中，如果Port名和Generic名与原来的不一致时，在块中采用Port和Generic映射就可以顺利解决这个问题。块语句（Block）9/19/2023.9第6讲VHDL并行语句例3：Architecturecpu-blkOFcpuIs

Signalibus,dbus,x:tw32;Begin

...

ALU：Block

Port(abus，bbus：Intw32;

dout：Outtw32);

PortMap(abus=>ibus,bbus=>dbus,dout=>x);

原有的信号、常数等说明语句;

Begin

原有的块内语句;

EndBlockALU;

...Endcpu-blk;块语句（Block）9/19/2023.10第6讲VHDL并行语句并行信号赋值语句有三种形式：简单信号赋值语句简单信号赋值语句的格式：赋值目标<=表达式;并行信号赋值语句9/19/2023.11第6讲VHDL并行语句并行信号赋值语句有三种形式：条件信号赋值语句

条件信号赋值语句的格式：赋值目标<=表达式1WHEN赋值条件ELSE表达式2WHEN赋值条件ELSE

......表达式n;例4：ARCHITECTUREarchmuxOFmux4IS

BEGIN

y<=a0WHENs="00"ELSE

a1WHENs="01"ELSE

a2WHENs="10"ELSE

a3;ENDarchmux;

并行信号赋值语句对比If语句：

If条件信号赋值语句是顺序语句，只能用在进程（Process）中。9/19/2023.12第6讲VHDL并行语句并行信号赋值语句有三种形式：选择信号赋值语句选择信号赋值语句的格式：

WITH选择表达式SELECT赋值目标信号<=表达式1WHEN选择值1，表达式2WHEN选择值2，

......表达式nWHENothers;例5：ARCHITECTUREarchmuxOFmux4IS

BEGIN

WITHsSELECT

y<=a0WHEN"00",

a1WHEN"01",

a2WHEN"10",

a3WHENOTHERS;

--最后一句为分号；ENDarchmux;并行信号赋值语句对比Case语句：

Case语句是顺序语句，只能用在进程（Process）中。9/19/2023.13第6讲VHDL并行语句并行过程调用语句见第7讲。并行过程调用语句9/19/2023.14第6讲VHDL并行语句

我们常把已设计好的设计实体称为一个元件或一个模块。VHDL中基本的设计层次是元件，它可以作为别的模块或者高层模块引用的低层模块。

元件声明是对VHDL模块（即底层设计，也是完整的VHDL设计）的说明，使之可在其它模块中被调用。元件声明可放在程序包中，也可放在其它高层设计的结构体中进行。

元件例化是指元件的调用。

元件声明及元件例化的语法分别如下：

元件声明：

COMPONENT元件实体名PORT(元件端口信息);

--同该元件定义时实体的PORT部分

ENDCOMPONENT[元件实体名];

元件例化：

例化名:元件实体名PORTMAP（端口列表）;

其中端口列表可以采用位置关联和名称关联的方法。元件的例化9/19/2023.15第6讲VHDL并行语句【例6】：将一个模为10的计数器和一个七段译码器连接，送数码管显示。已知模10计数器模块名称为：cntm10；七段译码器模块名称为：decode48元件的例化

模10计数器模块cntm10的符号和输入输出关系时序图：9/19/2023.16第6讲VHDL并行语句【例6】：将一个模为10的计数器和一个七段译码器连接，送数码管显示。已知模10计数器模块名称为：cntm10；七段译码器模块名称为：decode48元件的例化

七段译码器模块decode48的符号和输入输出关系波形图：9/19/2023.17第6讲VHDL并行语句【例6】：将一个模为10的计数器和一个七段译码器连接，送数码管显示。已知模10计数器模块名称为：cntm10；七段译码器模块名称为：decode48元件的例化

cntm10和decode48模块的连接关系图：9/19/2023.18第6讲VHDL并行语句--顶层设计VHDL源程序：cntvh10.vhdLIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYcntvh10

PORT(rd,clk:INstd_logic;co:OUTstd_logic;qout:OUTstd_logic_vector(6DOWNTO0));ENDcntvh10;--接下一页元件的例化【例6】：将一个模为10的计数器和一个七段译码器连接，送数码管显示。已知模10计数器模块名称为：cntm10；七段译码器模块名称为：decode489/19/2023.19第6讲VHDL并行语句ARCHITECTUREarchOFcntvh10IS--元件声明（库中已有cntm10及decode48这两个元件）COMPONENTcntm10

PORT(nreset,clk:INstd_logic;co:OUTstd_logic;qcnt:BUFFERstd_logic_vector(3DOWNTO0));ENDCOMPONENT;COMPONENTdecode48

PORT(adr:INstd_logic_vector(3DOWNTO0);decodeout:OUTstd_logic_vector(6DOWNTO0));

ENDCOMPONENT;--接下一页元件的例化【例6】：将一个模为10的计数器和一个七段译码器连接，送数码管显示。已知模10计数器模块名称为：cntm10；七段译码器模块名称为：decode48注意：元件声明时端口名一定要用原元件定义时的端口名，不能变动！9/19/2023.20第6讲VHDL并行语句SIGNALqa:std_logic_vector(3DOWNTO0);BEGIN

u1:cntm10PORTMAP(rd,clk,co,qa);--元件例化语句，位置关联u2:decode48PORTMAP(decodeout=>qout,adr=>qa);

--元件例化语句，名称关联ENDarch; 元件例化时的端口列表可采用位置关联方法，如u1。这种方法要求的实参（该设计中连接到端口的实际信号，如rd、clk等）所映射的形参（被调用元件的对外接口信号）的位置同元件声明中一致。元件例化时的端口列表也可采用名称关联方法映射实参与形参，如u2。格式为（形参1=>实参1，形参2=>实参2，….），这种方法与位置无关。元件的例化【例6】：将一个模为10的计数器和一个七段译码器连接，送数码管显示。已知模10计数器模块名称为：cntm10；七段译码器模块名称为：decode489/19/2023.21第6讲VHDL并行语句元件的例化【例6】：将一个模为10的计数器和一个七段译码器连接，送数码管显示。已知模10计数器模块名称为：cntm10；七段译码器模块名称为：decode489/19/2023.22第6讲VHDL并行语句生成语句有一种复制作用，它可以生成与某个元件或设计单元电路完全相同的一组并行元件或设计单元电路结构。

生成语句一般要和元件的例化语句联合起来使用。生成语句的格式：标号：FOR循环变量IN取值范围GENERATE说明语句；BEGIN并行语句（含元件例化语句）；ENDGENERATE[标号]；或

标号：IF条件GENERAE说明语句；BEGIN并行语句（含元件例化语句）

；ENDGENERATE[标号]；生成语句（Generate）9/19/2023.23第6讲VHDL并行语句【例7】：利用Generate语句产生4个D触发器，如图所示。生成语句（Generate）9/19/2023.24第6讲VHDL并行语句【例7】：利用Generate语句产生4个D触发器，如图所示。LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYdff_4IS

PORT(clk,clrn,prn:INstd_logic;d:INstd_logic_vector(3DOWNTO0);q:OUTstd_logic_vector(3DOWNTO0));ENDdff_4;ARCHITECTUREarchdff_4OFdff_4IS

COMPONENTdffPORT(D,CLK,CLRN,PRN:INstd_logic; Q:OUTstd_logic);ENDCOMPONENT;BEGIN

dff4:FORiIN3DOWNTO0GENERATEu:dffPORTMAP(d(i),clk,clrn,prn,q(i));ENDGENERATE;ENDarchdff_4;生成语句（Generate）9/19/2023.25第6讲VHDL并行语句一般来讲，如果电路中各元件实体的输入、输出端是规则的，则用FOR_GENERATE设计；如果是不规则的，则用IF_GENERATE语句设计。例8：4位移位寄存器的设计，如图所示。生成语句（Generate）9/19/2023.26第6讲VHDL并行语句【例8】：4位移位寄存器的设计，如图所示。LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYn_shifterISGENERIC(m:integer:=4);

PORT(a,clk,clrn,prn:INstd_logic;b:OUTstd_logic);ENDn_shifter;ARCHITECTUREbehaveOFn_shifterIS

COMP