Cadence-波形发生器的设计与分析

哈尔滨理工大学学士学位论文哈尔滨理工大学学士学位论文--#-结论波形发生器作为一种常用的信号源，一般情况下，通过数字或模拟电路两种方式来产生波形。本文选择利用模拟电路来产生的波形来制作波形发生器。本文主要以设计正弦波发生器为主，所以对波形发生器的结构进行了大量的理论分析以及软件仿真等实验工作，之后对设计的正弦波发生器进行模拟仿真。最终得出以下几项成果：（1） 对该课题的研究背景以研究意义进行了详细的诉说，其次对几个不同种的波形发生器进行了论述。随后文中综述了波形发生器的国内外发展现状，接着文中论述了RC正弦波发生器、LC正弦波发生器的结构组成、工作原理及输入、输出特性，并做出比较择优而选。（2） 文中设计了一个正弦波发生器结构，此结构能够很好的体现出正弦波发生器的性能，它是基于RC桥式振荡电路的一个波形发生器经过初步仿真的正弦波振幅能达到12V，频率较低且稳定，满足电路设计预期要求，通过实验证明此波形发生器能够得到较高的增益运放。如果波形发生器采取单端输入的话，它的增益很小，且此波形发生器只能在低频范围内实现波形放大。（3） 之后文中设计了一个新型正弦波发生器，以此来克服低频时的缺点，为使所设计的正弦波发生器能够应用于高频领域，所以在正弦波发生器电路的后面加入锁相环构成频率合成器，从而使正弦波发生器的输出频率提高100倍，同时也使信号的频谱纯度等性能能够得到进一步的改善，调节频率可增大到约1GHz。致谢首先，衷心地感谢我的指导教师***老师，整个论文工作都是在***的悉心指导下完成的，是他带领我进入波形发生器这一广阔的研究领域，并传授我诸多科学研究的思想和方法，无论是生活上，还是科研工作上，是他在我疑惑的时候给予我耐心的指导，在我怠慢的时候给予我及时的鞭策，在我遇到困难而气馁的时候给予我无私的支持和鼓励。他正直的品格，渊博的学识，严谨的治学态度和锐意创新的精神都将是我今后学习和工作的榜样。感谢电子科学与技术专业的诸位老师在大学四年里对我生活、学习上的指导和关心，是他们的辛勤工作给我们创造了很好的学习环境，他们优秀的科研能力和严谨的治学作风都对我起了很好的示范作用。最后，感谢***学长在论文完成过程中所给予的真诚的帮助。参考文献杨素行.模拟电子技术基础简明教程.第三版.高等教育出版社，2006：353〜376VedralJ.ADCandDACtestingusingimpulsesignals.17thinternationalMixed-Signals,SensorsandSystemsTestWorkshop,IEEEtransactionson,2011,35(2):97~99房国志.模拟电子技术基础.国防教育出版社，2010：213~243马场清太郎.运算放大器应用电路设计.何希才译.科学出版社，2007：281〜293张伦.现代电子测量技术.中国计量出版社,1995：33~37王鸿欣.ML2036型串行接口正弦波发生器及其应用.国外电子元器件，2006,3(1)：41~43何乐年.模拟集成电路设计与仿真.科学出版社，2000：60~77C.Cleaver,MDerr.DesignautomationtoughsynthesisofVHDLDesignautomation,Internationaljournalofelectronics,1998,2(1):4〜20沙占友.数字化测量技术.机械工业出版社，2009：35〜36姚建安.CMOS全差分低噪声运算放大器的研究与设计.合肥工业大学硕士学位论文，2005：5〜7张伟光，张丽岩，王学刚.主动防御扫频式全频段无线考场反作弊干扰设备的研究.哈尔滨师范大学自然科学学报，2010，26(1):68〜70LiangZhang.PeriodicsolutionsofcompetitionLotka-Volterradynamicsystemontimescales,Wirelessnews,2009,57(7):3~7能华.P波段调频接收机射频前端研制.电子科技大学硕士学位论文，2009：26〜27毕查德•拉扎维.模拟CMOS集成电路设计.陈贵灿译.西安交通大学出版社，2003：391〜470RamSinghRana.Anovelarchitectureforprogrammablefractional-NPLL,Analogintegratedcircuitsandsignalprocessing,2006,47(2):208〜211李正纲.雷达高度表模拟器的设计与研究.电子科技大学硕士学位论文，2010：7~9寇玉民，金祎，陈辉东.锁相环技术在测速雷达中的应用研究.电气应用，2009，28(20)：54〜57附录一种新型可编程N分频锁相环摘要本文介绍了一种新型可编程的N分频锁相环。不同于传统的N分频锁相环（PLL）,他不必使所有的输入数据满足所需步长要求。它具有步长可编程性这一特点。外部控制计算器的值的比例步长和步长并不被固定硬件设置所限制。理解所提出的架构中使用的各种计数器的操作流程图。一个形象的建模方法是尝试使用HSPICE执行整个系统的仿真。2.4GHz的N分频锁相环原型使用的是0.35um的CMOS工艺及其测试结果证明所提供的。它具有50KHz整数倍的步长值。本文主要贡献包括：（i）新型的结构，以及（ii）原型实现所有的可编程N分频锁相环。不像大部分锁相环，本设计适合使用HSPICE行为系统仿真。关键词：PLL,CMOS,可编程，计数器，N分频，步长介绍制成一个基于N分频的锁相环频率合成器能够应用于许多程序当中。这主要是因为N分频的锁相环能够通过参考频率高于步长而使之具有低相位噪声。该频率合成器能够在步长，输出频率范围，环路分频因子等方面随着应用程序来满足需求。传统的N分频锁相环主要使用一个输入数据来提供固定硬件的性能，因此缺乏可编程性。在文献中缺乏可编程结构，这就是为什么具有可编程性功能的N分频锁相环产生的原因。在本文中，介绍了一种新型的架构。相比之下比较简单，没有外部数据是必要的。它在步长和输出频率范围内有较强的灵活性。建模技术用于整个系统的模拟，测试原型开发利用所提出的架构。本发明的实施是基于计数器控制的模数分频器。在接下来的章节中，通过测量活动及简要操作和原型开发来提出框架。建议架构图1揭示了一个新型的架构。这里N是循环分频器和D平均模数的av av模数分频器。A、M和P的值可以提供一个灵活性很强的可编程步长和输出频率范围。PLL的功能推导如下：步长尺寸为Fx（A/P）r

输出频率范围为输出频率为环路分频器NavF,(MN+1)-F,输出频率范围为输出频率为环路分频器Navr r=F((MN+1)—N)rF=FxN0rav=M[((N+1)A+N(MP—A))/MP]=(MN+A/P);0<A/P<1,且平均模数分频器D=N+A/MPav这样做是有利的，只有三个确定的分频比，所有的计数器都是由可编程计数器组成。模数分频器的输出作为M和A计数器的输入，在分频器中每个脉冲信号都有一个平均频率，将收入的信号的每个脉冲进行计数。从M计数器出来的输出信号F同样提供了作为输入信号输入到P计数d器，这反过来又提供了一个激励输入到A-计数器，而这又决定在高状态模式信号发生的频率。如下所示的流程图2中解释了操作模数分频器(N/(N+1))，M计数器，P计数器和A计数器做N分频配置。对M-，P-和A-计数器初始设定至M-1，P-1和A-1和模式信号分别设置为高，并维持着高信号，直到在A计数器计数下降到零。当模式信号为高时，模数分频器除以(州)。在减数器的M计数器计数过程中，环路频率的信号F=F/M作为输入信号通过M计数器提供给鉴相器。当M计数器再次dav达到零时，M计数器复位至M-1以及P计数器减一。当P计数器达到零后复位到P-1，A计数器复位到A-1。并将模式信号再次置高。在A计数器计数操作时，一旦A计数器达到零，模式信号被设置为低，经过N分频。因此，A的模数(N+1)分频器和(MP-A)分频，通过N次把MP脉冲分开，这里，F0是输出频率，我们看一个例子来加深理解。现考虑一个32/33双模预分频器即N=32。取M=75，P=20，A=5。由于A=5，双模预分频器(DMP)将(N+1)分频，1500次中仅有5次的F0为MP=1500。之前的情形F=2.4KMHz。0所以，当在DMP除以N+1，输入加号计数器#1和#3的频率将是2.4GHz/32以及2.4GHz/33L这意味着，在除以N+1，DMP，计数器的操作将得到一个33个时钟脉冲的F0和经过N分频后，计数器#1和计数器#3将得到一个32的时钟脉冲。这就是DMP如何进行操作的。考虑操作的可编程计数器#3,每当得到一个脉冲，它就会倒计数一。值得注意的是输入计数器#3是从DMP脉冲输出。一个整数，A的值设置为前可编程计数器#3开始倒计时。这不是DMP分频比，但它是脉冲输入触发计数器计数，直到计数值达到零。另外，由于工作在双分割模式的DMP,有时除以N和其他时间N+1根据其结果，M和P上的值，可以说，它有一个平均的分频比D=[(N+1)A+N(MP-A)]/MP=N+A/MP。在这种情况下，av就相等于(32+5/1500),即约32.00333。根据此，在输出频率尸。定量地说是等于(gxMxD=FxN)。在这里值得一提的，上面显示的是近似说r avrav明操作。但是，正如上文提到的，DMP将除以32或33。因此，由于所提出的方法，总成件的情况下退出没有造成任何错误。进一步的补充，所提出的方法中，DMP的操作类似于在传统的分数N频率合成。在产生控制信号模型的不同之处在于F=F(MN+A/P)。我们可以看到，如何输出0r频率时得到控制当F=1MHz。r对于A=0，F=FxMN=2.4GHz。对于任何其他A值，输出频率0r会以FxA/P增加，即A/P的比例如何决定下一个阶梯的输出什么样的频率将增加。对于P=20，比如，任何增量在A会增加会以Fx1/P的F0，r即50kHz对于P等于什么，我们赋50，以Fx1/P增加的F。，即20kHzr等等。FxA/P的值决定输出频率最小输出频率的xMN。rr N分频合成器是基于一种方案，即仅使用计数器控制的模数分频器。在传统的设计中，输入n位控制字修正步长由硬件1/2〃。在该方案中没有输入控制字需要和步长是可编程的，通过调整计数器的值。此外，分频比是没有限制的双模分频器的模量因素。设计的复杂性是很简单的，n位的数据处理电路和模量控制器电路是不需要的。该架构是可以兼容HSPICE的行为模式，使整个系统的仿真。三.原型开发合理的PLL结构，如图1所示。模拟使用HSPICE的。为了克服晶体管的固有问题N分频PLL级仿真作为一个整体系统，行为模拟方法引入到检查，N分频频率合成器的功能，包括PFD，低通滤波器，压控振荡器，分频器和所有块计数器是仿照在功能层面使用表达式HSPICE的行为建模功能。该系统是对于F=1MHz时，2.4GHz的VCO，三阶RC过滤ref器，M=75，一个32/33双模分频器。仿真数据P=20，P=100，和其他几个P的值，A,从0到127取不等的值。图3显示了一个典型的用于上述的仿真响应。当P=20，A=5，自顶向下的图3。第一条曲线显示了M-计数器的输出。第二曲线显示了输出的P计数器以及下一个曲线显示模式信号。随着模式的信号应保持高电平只有MP的周期数，A=5时为A的倍数，P=20和M=75，可以从图3模式只有5个时钟周期，在MP=1500个时钟周期。最后曲线代表了参考时钟。该系统操作检查的各种组合的功能确保提出的方案。建立时间响应上述PLL示于图4。确保每个块的功能在晶体管一级后，整个系统在行为水平，系统布局，整合所有块的开发使用Cadence的工具。在0.35微米制造测试原型CMOS工艺制造。原型包括PFD,充电泵LPF（低通滤波器），2.4GHz的LC滤波器，高频双模预分频器输入分频32/33该压控振荡器输出频率通过一个差分供给缓冲部分。用于编程步长值计数器的平均分频比包括：M-计数器预置为M=75，P-计数器预置为P=20和A-计数器的值外部是多种多样的，从1到127。除RC三阶环路滤波器，单片实现的组件，这种设计是通过使用CSM铸造厂参数。该设备采用四方扁平封装和包装，然后安装在PCB板进行测试。输出引脚连接到HP8563的E频谱分析仪使用50欧姆射频电缆和微带线。在3.0V直流电源，如图所示，观察到的输出功率谱响应在图5。与基准为1MHz,M=75，并P=20，观察到一个在输出频率逐步改变图4。建立时间从2399.99至2406.40MHz在步骤50KHz，而A的值加1,从0到127。