可测性设计技术

可测性设计技术摘要本文从可测性设计与VLSI测试，VLSI设计之间的关系动身，将与可测性设计相关的VLSI测试方式学、设计方式学的内容有机地融合在一路，文中简要介绍了VLSI可测性设计的理论基础和技术种类，可测性设计的现状，进展趋势，可测试性设计的内涵、意义和分类，而且探讨了可测性设计的实现方式。关键词：可测性设计，自动测试生产，扫描技术，边界扫描技术，嵌入式自测试。1可测性设计技术概述可测性的起源于进展进程20世纪70年代，美军在装备保护进程中发觉，随着系统的复杂度不断提高，经典的测试方式已不能适应要求，乃至显现测试本钱与研制本钱倒挂的局面。20世纪80年代中，美国军方接踵实施了综合诊断研究打算。并公布《系统和装备的可测性大纲》，大纲将可测性作为与靠得住性及维修等同的设计要求，并规定了可测性分析，设计及验证的要求及实施方式。该标准的公布标志这可测性作为一门独立学科的确立。尽管可测性问题最先是从装备保护的角度提出，但随着集成电路(IC)技术的进展，知足IC测试的需求成为推动可测性技术进展的要紧动力。从进展的趋势上看，半导体芯片技术进展所带来的芯片复杂性的增加远远超过了相应测试技术的进步。随着数字电路集成度不断提高，系统日趋复杂，对其测试也变得愈来愈困难。当大规模集成电路LSI和超大规模集成电路VLSI问世以后，乃至显现研制与测试费用倒挂的局面。这就迫令人们想到可否在电路的设计时期就考虑测试问题，使设计出来的电路既能完成规定的功能，又能容易的被测试，这确实是所谓的可测性设计技术。因此也就显现了可测性的概念。可测性的大体原理可测试性大纲将可测试性(testability)概念为：产品能及时准确地确信其状态(可工作、不可工作、性能下降)，隔离其内部故障的设计特性。以提高可测试性为目的进行的设计被称为可测试性设计(DFT:designfortestability)。可测试性是测试信息获取难易程度的表征。一个产品的可测试性包括2方面的含义：一方面，是能通过外部操纵激活产品状态(一样为故障状态)的特性，即可控性；另一方面，能通过操纵将激活的故障状态传送到可观测端口的特性，即可观测性。而可测性确实是可控性和可观测性难易程度的综合表征，一样取值在［0,1］之间。可测性设计要解决的问题是如何通过改善设计变难测或不可测故障转变成易测或可测的故障。可测试性是设备本身的一种设计特性。同靠得住性(reliability)—样，可测试性也是装备本身所固有的一种设计特性。产品一旦生产出，就具有了必然的可测试性。正如靠得住性能够通过MTBF等靠得住性指标气宇一样，可测性也能够通过可控性、可观测性指标气宇。要改善产品的可测试性指标，必需在产品设计时期就进行良好的可测试性设计。改善可测试性的代价要紧有测试生成代价和测试码置入代价两部份。可测性设计是基于测试生成而提出的，旨在提高系统测试生成矢量(ATPG)算法的有效性。因此，可测试性设计要紧包括：降低测试生成代价的设计和降低测试码置入代价的设计。2可测性设计的几种大体技术方式可测性建模技术可测性技术是成立有效的测试方式基础上的一种技术，只有在故障模式和测试方式明确的基础上可测性设计才成心义。这一点在初期以［0，1］故障模型和以门级敏化测试方式为主的数字电路测试中并非突出。但是随着装备和芯片复杂性的成倍增加，故障的模式与传输鼓励已经愈来愈难以作出统一的定量化描述和概念。因面向系统级可测性设计的建模研究成为可测性设计技术不可逾越的瓶颈技术，目前有效的是依照对象分类建模的方式，但其模型应重点考虑一下5点：故障模型有界性要求。军用电子系统的故障空间不是二值的，在结构和传统的依托模型中都假设是二值性的。从故障仿真的角度上看，故障模型的类型几乎是无法穷尽的，但从实现机理上讲那么是有界性的。这种有界性从诊断角度动身最终必需二值化，但从测试角度动身应为有界多值化。故障的传输或敏化模型要求。为了诊断系统中究竟哪些电子元件或模块显现故障，只需要对故障如何传播到各监测点进行建模。因为一个或多个部件故障使系统产生功能异样，能够通过系统中不同测点观测到。因此，能够依照系统一阶因果依托关系建模，即故障节点如何阻碍它的直接相邻节点，高阶依托关系能够由一阶依托关系导出。定性模型的要求。因为一个系统故障状态的组合可能是难以穷尽的，常常没必要要对精准的定量关系进行建模。例如，一个四级级联放大器的增益别离为二、3、4、5，总增益为120。假设故障取得的增益为60，那么不能确信推断增益2显现故障，因为任何级的增益都可能由于功能故障而降低。在这种情形下，定量关系几乎没表达什么信息。模型的层次化和故障分类，模型的精准性和可复用性往往难以统一，比较有效的方式是层次化表征。因为基于元部件的低层次描述往往具有较好的可复用性。注意功能特性和结构特性的结合。功能化模型易于故障模拟和推理，并有较好的通用性，结构化模型易于故障的定位和隔离。边界扫描测试方式为了解决IC昂贵的端口代价和紧凑封装带来的观测难题，提出了扫描途径技术，该技术是指通过将电路中任意节点的状态移进或移出进行测试定位的手腕，其特点是测试数据的串行化。通过将系统内的寄放器等时序元件从头设计，使其具有可扫描性。测试数据从芯片端口经移位寄放器等组成的数据通路串行移动，并在数据输出端对数据进行分析，以此提高电路内部节点的可操纵性和可观看性，达到测试芯片内部节点的目的。边界扫描法实际是扫描途径法在整个板级或系统级的扩展，它提供1个标准的测试接口简化了印刷电路板的焊接质量测试。它是在IC的输入输出端口处放置边界扫描单元，并把这些扫描单元依次连成扫描链，然后运用扫描测试原理观看并操纵芯片边界的信号。联合测试小组(jointtestactiongroup)提出了第1个边界扫描机制的标准，即JTAG标准。利用JTAG进行测试时，设计人员利用边界扫描测试标准测试引脚连接时，再也没必要利用物理探针，而且能够在芯片正常工作时捕捉功能数据。扫描测试(scan)要紧有内部扫描(internalscan)和边界扫描(boundaryscan)，内部扫描是一种成熟的时序电路DFT技术，而边界扫描是具有JTAG标准的支持在电路板一级对芯片或板上的逻辑与连接进行测试(如图1所示)。扫描测试是可测试性设计中普遍采纳的一种方式，也是最成熟的一种测试方式，它典型的应用方式有4种。器件功能测试。它是通过INTEST指令进行器件内部核心逻辑的静态功能测试，由TDI输入测试图形，TDO串行读出响应图形。互联测试。通过EXTEST指令检测电路板或集成电路内部各部件之间的电气连接故障或缺点，如开路、短路和桥接故障等，与器件功能测试不同的是鼓励加在器件的输出引脚而在输入引脚上采样测试响应数据。边界扫描链的完备性测试。目的是确保边界扫描电路本身的功能和连接的正确。器件存在性测试，确保器件在电路板上或SoC器件内部各元件的位置正确或存在与否，那个地址能够提供器件的标志码检测。尽管上述测试有很多优势，但它只是针对数字电路芯片提出的，因此不能解决模拟或数模混合电路的测试问题。为此，提出成立混合信号测试总线，它能将板上所有芯片与板外的模拟信号鼓励源和对外鼓励作出响应的测试仪器相连。对混合信号IC规定了芯片上的矩阵开关，从而通过芯片的边界扫描寄放器就能够把特定的引脚与总线相连。总线向被测的系统级芯片提供了连接模拟鼓励和响应的途径，以此提供模拟测试能力。扫描测试本身存在缺欠，若是要实现高覆盖率测试，那么扫描测试的数据量将急剧增加。阻碍数据量的因素包括扫描状态元件总数、目标故障位置会随新一代硅片工艺技术进步而使最后的数据量大幅增加。把这些因素与芯片I/O的数量限制和速度增加和ATE通道的物理约结合起来考虑时，会发觉扫描测试时刻和本钱都将呈指数增加。全扫描测试的不足的地方是要占用较大的面积(有时高达10%~15%),第二，电路的性能也会受到必然程度的阻碍，而且对电路结构的要求也比较苛刻。部份扫描那么是选择性地组成扫描链：如能够将关键途径上的时序单元和难以知足扫描结构要求的单元排除在扫描链之外，以确保芯片知足面积和性能方面的要求，但其算法比较复杂，需要花费更长的运算时刻才能达到更高的故障覆盖率。内置自测试方式内置自测试方式(BIST:buildinselftest是指在设计中集成测试发生电路，在必然的条件下自动启动而且产生测试数据，在内部检测电路故障。内建自测试技术对电路进行测试的进程可分为2个步骤：第一将测试信号发生器产生的测试序列加载到被测电路，然后由输出响应分析器检查被测电路的输出序列，以确信电路是不是存在故障和故障的位置。BIST要紧完成测试序列生成和输出响应分析2个任务。通过度析被测电路的响应输出，判定被测电路是不是存在故障。因此，对数字电路进行BIST测试，需要增加3个硬件部份:测试序列生成器(testpatterngenerator)、响应分析器(responseanalysis)和测试操纵器(testcontroller)。在测试序列生成器中，有确信性测试生成、伪穷举测试生成和伪随机测试生成等几种方式。实现输出响应分析的方式有ROM比较逻辑法、多输入特点寄放器法和跳变计数器法等。由于内建自测试技术将测试鼓励源的生成电路嵌入被测芯核，因此能够提供全速测试，而且具有测试引脚不受引脚数限制等优势。内建自测试在嵌入式存储器方面已经被普遍应用。BIST在专门大程度上降低了对ATE带宽的要求，而且在利用进程中超级适合需要按期测试的电路。边界扫描法的确能够大大提高电路的可控性和可观测性，可是在取得测量结果以前，信号需要被传输，因此信号为寄生和耦合而存在失真和搀杂的问题，而BIST克服了该问题。BIST不是在ATE系统中存储测试模式，而是将一个鼓励电路和一个响应电路加在被测电路中，鼓励电路产生大量激信号，并将其应用于电路中。响应电路用来对电路的响应进行评测。与ATE不同，BIST的性能能够不受负载板或测试头电气特性的限制。在可复用内核芯片内部大的组件上运用BIST，能够大大降低系统测试生成的复杂程度。由于BIST带有嵌入式测试电路的内核，因此使真正的即插即用系统设计成为可能。BIST的优势要紧包括：能大大简化呆滞型故障的连接/顺序，减储的测试模式；冲破ATE的存储限制，同时能够进行全速测试，相对ATE本钱低廉；能并行测试很多单元；提高和简化元件保护；因为内部测试电路运行于工作速度，能够减少测试时刻。3可测性设计进展趋势目前装备系统和芯片的复杂化有加速增加的趋势，而现今能把握的测试诊断方式面对复杂性增加如此迅速系统的测实验证几乎处于“无解”的状态，因此采纳可测性设计技术简化复杂测试问题成为一种必然的选择，为可测性设计技术提供了良好的进展前景，但是，目前可测性设计技术在理论和应用环节上仍存在很多制约其进展的难点和技术问题，尚远不能知足复杂性增加对测实验证的需求。在以后的工作中，以下问题将是研究的热点。可测性建模与评估方式的研究。可测性技术的有效性对被测对象故障模式与测实验证机理的强烈依托，和可测性定量评估与表征方式的难题等为可测性理论和技术体系的成立带来了科学上的先天不足。从目前情形看，可测性模型和气宇的准确性和简便通用性之间很难实现良好的统一。因此，可测性设计问题或许最终会演化为一种优化问题的求解，与很多NP完全问题的求解类似，引入各类智能优化算法寻求可测性设计技术的简化和有效性会成为一种普遍同意的方式。因此，尽管存在复杂性、可复用性和准确性方面的缺点，针对测试对象分类、分层次地成立可测性模型，和定量与定性相结合可测性气宇和评估方式可能是目前解决该问题比较现实的技术途径。那个问题还会在相当长的时刻内困扰着可测性设计理论的进展。可测性设计的辅助工具研制。从可测性进展来看，没有有效的辅助工具，落实可测性设计要求是超级困难的。而美国测试界推出的TEAMS和express两个工具软件，恰好弥补了那个不足。目前，这2个工具软件在美军装备可测性设计进程中发挥了超级重要的作用。在有效技术领域内，基于Soc内核可测试复用技术、测试访问机制(TAM)

研究、可测性结构与信息格式标准化问题，测试集紧缩和紧缩技术，模数混合系统可测性技术，可测性设计平台技术等也会成为可测性技术的热点。另外，新测试方式研究对可测性技术的引领作用超级突出，因此，有关IDDQ和BIST等测试方式的研究也会为下一代可测性设计技术进展产生重要的推动作用。4可测性设计的意义据统计资料说明，检测一个故障并排除它，所需的开销假设以芯片级为1,那么插件级为10,系统级为100，机械利用现场为1000。这说明，故障必然要在芯片级测出并排除它，绝不能把坏芯片带到插件中去。但由于此刻的芯片，一样都是几千到几百万个门的电路，而外部可用于测试的端脚又超级的少，因此，芯片的测试是一件十分困难的事。尽管新的测试方式不断涌现，但由于集成技术的快速进展，测试生成的速度远远赶不上集成度的增加的需要。依照很多实验证明，测试生成和故障模拟所用的运算机的时刻与电路中门数的平方到立方成正比，也确实是说测试的开销呈指数关系增加。但另一方面，由于微电子技术的进展，研制与生产本钱的增加速度远远小于指数增加。因此，就使得测试本钱与研制本钱的比例关系发生了极大的转变，有的测试本钱乃至占产品总本钱的70%以上，显现了测试与研制开销倒挂的局面。so1OONO图测试生成处置开销与电路规模的关系0O4so1OONO图测试生成处置开销与电路规模的关系0O4O采纳可测性设计可使测试生成处置开销大大下降，如图1所示。图中DT表示可测性设计，UD表示无拘谨设计，H表示测试开销，G表示电路中的门数。从图中