寄存器的设计-课件

寄存器移位寄存器单向移位寄存器双向移位寄存器第三节寄存器用来存放数据一、寄存器的分类1ppt课件寄存器单向移位寄存器双向移位寄存器第三节寄存器用来存放数

CT=0表示此端子为低电平时，四个触发器的输出为零。不受任何关联数字影响，异步清除。（一）中规模寄存器74175RG4表示四个触发器构成的寄存器。C1表示此端子是时钟，且上升沿有效。1.逻辑符号

2.功能二、寄存器关联数字是1，关联到时序块的输入端数据送到触发器的输出。2ppt课件CT=0表示此端子为低电平时，四个触发器的输出为零。

假设4是低位寄存器，1是高位寄存器。由D触发器的特性方程可知：

在移位脉冲的作用下，低位触发器的状态送给高位，作为高位的次态输出。左移寄存器3ppt课件假设4是低位寄存器，1是高位寄存器。由D触欲存入数码1011：1011采用串行输入

只有一个数据输入端？解决的办法：在4个移位脉冲的作用下，依次送入数码。左移寄存器：先送高位，后送低位。右移寄存器：先送低位，后送高位。由于该电路为一左移寄存器，数码输入顺序为：10114ppt课件欲存入数码1011：1011采用串行输入只有一个数据欲存入数码1011，即D1D2D3D4=101110115ppt课件欲存入数码1011，即D1D2D3D4=101110115（二）四位双向移位寄存器7419474194功能表

输入输出0

X XX…X

X

XX0000

↑Xd0…d3

1

1X

d0

d1d2d31

0

XX…X

X

X

XQ0n

Q1nQ2nQ3n1

↑1X…X

0

1

XQ0nQ1nQ2n

↑

0X…X

0

1

XQ0nQ1nQ2n1↑

XX…X

1

0

1Q1nQ2nQ3n↑

XX…X

1

0

0Q1nQ2nQ3n

1XXX…X00X

Q0n

Q1n

Q2nQ2n

R

CP

DSRD0…D3

MB

MADSLQ0n+1

Q1n+1Q2n+1Q3n+110106ppt课件（二）四位双向移位寄存器7419474194功能表LIBRARYIEEEUSEIEEE.std_logic_1164.all;ENTITYvshiftregISPORT(CP，R，DSR,DSL:INSTD_LOGIC;S:STD_LOGIC_VECTOR(2DOWNTO0);--FUNCTIONSELECTD:STD_LOGIC_VECTOR(7DOWNTO0);--DATAINQ:OUTSTD_LOGIC_VECTOR(7DOWNTO0));

--DATAOUTENDvshiftreg;ARCHITECTUREvshiftreg_archOFvshiftregISSIGNALIQ:STD_LOGIC_VECTOR(7DOWNTO0);BEGIN用VHDL程序实现8位移位寄存器

定义一个中间信号IQ（二）四位双向移位寄存器741947ppt课件LIBRARYIEEEPROCESS(CP,R,IQ)BEGINIF(R=‘1’)THENIQ<=(OTHERS=>‘0’);--异步清除

ELSIF(CP’EVENTANDCP=‘1’)THEN

CASECONV_INTEGER(S)IS WHEN0=>NULL;--保持

WHEN1=>IQ<=D;--预置

WHEN2=>IQ<=DSR&IQ(7DOWNTO1);--右移

WHEN3=>IQ<=IQ(6DOWNTO0)&DSL;--左移

WHEN4=>IQ<=IQ(0)&IQ(7DOWNTO1);--循环右移

WHEN5=>IQ<=IQ(6DOWNTO0)&IQ(7);--循环左移

WHEN6=>IQ<=IQ(7)&IQ(7DOWNTO1);--算数右移

WHEN7=>IQ<=IQ(6DOWNTO0)&‘0’;--算数左移

WHENOTHERS=>NULL;ENDCASE;ENDIF;Q<=IQ;ENDPROCESS;ENDvshiftreg_arch;R信号为异步清零，不考虑CP信号。

用CONV_INTEGER将S所属数据类型STD_LOGIC_VECTOR转换到整数类型。

根据MA、MB、MC的值，用CASE语句描述了8种移位操作。

在CASE语句中，用WHENOTHERS覆盖没有考虑到的值域。“NULL”语句描述无任何操作，即保持原状态。

8ppt课件PROCESS(CP,R,IQ)2.环形计数器1.数据转换3.扭环形计数器4.分频器（四）寄存器的应用9ppt课件2.环形计数器1.数据转换3.扭环形计数器4.分频器1.七位串行

并行转换CPR

CP

Q0Q1Q2Q3Q4Q5Q6Q7

MAMB=Q7

操作

0

00000

0

0

0

1SRG4CT=0C41→/2←

1Q0Q1Q2Q303,4DDSR1,4D0113,4D3,4D3,4D2,4DMB1M0374194SRG4CT=0C41→/2←

1Q4Q5Q6Q7103,4D（1）1,4D1113,4D3,4D3,4D2,4DMA1M0374194（2）MBMA00000000111并行送数清零1

D0

0111

1

1

1

1串行输入1111D011100右移2

D1

D0011

1

1

1

11111D1D0110右移串行

并行10ppt课件1.七位串行并行转换CPRCPQ0七位并行

串行

CP

Q0Q1Q2Q3Q4Q5Q6Q7

MAMB操作

1

0D0

D1

D2

D3

D4

D5

D6

101并行送数启动2

1

0

D0

D1

D2

D3

D4

D510右移3

110

D0

D1

D2

D3

D410右移&&CPSRG4CT=0C41→/2←

1Q0Q1Q2Q303,4DDSR1,4D103,4D3,4D3,4D2,4DMB1M0374194SRG4CT=0C41→/2←

1Q4Q5Q6Q703,4D（1）1,4D3,4D3,4D3,4D2,4DMA1M0374194（2）MBMA串行输出11D0D1D2D3D4D5D6D6D00D4D2D5D1D3D501D3D1D4D0D2直到Q5Q4Q3Q2Q1Q0=111111D01111011重新预置111ppt课件七位并行串行CPQ0Q1例1：用74195构成M=4的环形计数器。2.环形计数器SRG4CT=0M1[SHIFT]M2[LOAD]2,3DK1LOADCPQ0Q1Q2Q31C3/1→

1,3KQ3J1,3J0002,3D启动１

０

０

００

１

０

００

０

１

００

０

０

１

态序表

Q0Q1Q2Q3注意：（1）电路除了有效计数循环外，还有五个无效循环。（2）不能自启动，工作时首先在LOAD加启动信号进行预置。12ppt课件例1：用74195构成M=4的环形计数器。2.环形计数器SR环形计数器设计（2）判断触发器个数：

计数器的模Ｍ＝n(n为移位寄存器的个数)。（1）连接方法：

将移位寄存器的输出Q3反馈到Ｊ、K输入端。13ppt课件环形计数器设计（2）判断触发器个数：（1）连接方法：13pp1000110011101111011100110001例2：设计一M=8的扭环形计数器。SRG4C