数字电路与数字逻辑大型实验报告

浙江工业大学硕士学位论文PAGE8数字电路与数字逻辑大型实验报告一、实验内容（一）、QuartusII操作练习1．用原理图输入法设计一个3线-8线译码器（二）、数字频率计设计（三）、倒计时秒表设计二、数字频率计的设计1．工作原理脉冲信号的频率就是在单位时间内所产生的脉冲个数，其表达式f=N/T,f为被测信号的频率，N为计数器所累计的脉冲个数，T为所产生N个脉冲所需要的时间，所以在1秒时间内计数器所记录的结果，就是被测信号的频率。数字频率计原理框图如图所示：2．数字频率计顶层原理图3．底层模块的仿真结果CNT10：LockDecdoterConsignal4．频率计顶层原理图顶层仿真结果：5．项目处理（1）器件选定QuartusII软件、ALTERDE2实验板（2）管脚锁定信号名引脚号信号名引脚号信号名引脚号信号名引脚号LED10PIN_AF10LED20PIN_V20LED30PIN_AB23LED40PIN_Y23LED11PIN_AB12LED21PIN_V21LED31PIN_V22LED41PIN_AA25LED12PIN_AC12LED22PIN_W21LED32PIN_AC25LED42PIN_AA26LED13PIN_AD11LED23PIN_Y22LED33PIN_AC26LED43PIN_Y26LED14PIN_AE11LED24PIN_AA24LED34PIN_AB26LED44PIN_Y25LED15PIN_V14LED25PIN_AA23LED35PIN_AB25LED45PIN_U22LED16PIN_V13LED26PIN_AB24LED36PIN_24LED46PIN_W24CLKINPIN_G25CLK1PIN_K22（3）频率测量三、倒计时秒表设计1．设计方案a.确定倒计时秒表的功能：倒计时值随意设定，倒计时到零时通过蜂鸣器发出提示音，倒计时过程中可以随时停止和重置等b.模块划分：consignal模块：倒计时秒表的控制器；两个十进制减法器clllxh模快：组成100之内的倒计时；DECODER模快：将减法器的输出的8421BCD码转换成七段显示码。c.模块设计图：2．顶层原理图或VHDL代码a.VHDL代码//consignal模快代码设计libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityconsignalisport(cp:instd_logic;clk:outstd_logic);endconsignal;architecturebehavofconsignalissignalcurrent_state,next_state:std_logic_vector(3downto0);constantst0:std_logic_vector:="0011";constantst1:std_logic_vector:="0010";constantst2:std_logic_vector:="0110";constantst3:std_logic_vector:="0111";constantst4:std_logic_vector:="0101";constantst5:std_logic_vector:="0100";constantst6:std_logic_vector:="1100";constantst7:std_logic_vector:="1101";begincom1:process(current_state)begincasecurrent_stateiswhenst0=>next_state<=st1;clk<='0';whenst1=>next_state<=st2;clk<='0';whenst2=>next_state<=st3;clk<='0';whenst3=>next_state<=st4;clk<='1';whenst4=>next_state<=st5;clk<='1';whenst5=>next_state<=st6;clk<='1';whenst6=>next_state<=st7;clk<='1';whenothers=>next_state<=st0;clk<='0';endcase;endprocesscom1;reg:process(cp)beginif(cp'eventandcp='0')thencurrent_state<=next_state;endif;endprocessreg;endbehav;//clllxh模块代码设计libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityclllxhisport(clk:instd_logic;set:instd_logic;qq:bufferstd_logic_vector(3downto0);co:outstd_logic;a:instd_logic_vector(3downto0));endclllxh;architectureoneofclllxhisbeginprocess(clk,set)beginif(set='1')thenqq<=a;elsif(clk'eventandclk='1')thenif(qq=0)thenqq<="1001";elseqq<=qq-1;endif;endif;endprocess;process(qq)beginif(qq=0)thenco<='0';elseco<='1';endif;endprocess;endone;//decoder模块码设计libraryieee;useieee.std_logic_1164.all;entitydecoderisport(din:instd_logic_vector(3downto0);led7s:outstd_logic_vector(6downto0));end;architectureoneofdecoderisbeginprocess(din)begincasediniswhen"0000"=>led7s<="1000000";when"0001"=>led7s<="1111001";when"0010"=>led7s<="0100100";when"0011"=>led7s<="0110000";when"0100"=>led7s<="0011001";when"0101"=>led7s<="0010010";when"0110"=>led7s<="0000010";when"0111"=>led7s<="1111000";when"1000"=>led7s<="0000000";when"1001"=>led7s<="0010000";when"1010"=>led7s<="0001000";when"1011"=>led7s<="0000011";when"1100"=>led7s<="1000110";when"1101"=>led7s<="0100001";when"1110"=>led7s<="0000110";when"1111"=>led7s<="0001110";whenothers=>led7s<=null;endcase;endprocess;end;3．测试结果a.底层仿真图ClllxhconsignalDecoderb.顶层原理图四、实验体会从做QuartusII操作练习开始，按照书上的步骤，让我初步学会QuartusII软件的操作方式，尽管刚开始的作业较为简单，但是我还是在初步探索中遇到困难：比方说在进行原理图输入法设计3-8译码器时，在仿真以后结果图根本看不出来是什么意思，最后在同学的帮助下得知因为周期舍得过大，以至于仿真图像太小显示不出来。再设计频率计时，在LOCK这个模块上示范代码有一定的错误，一开始没有发现，以至于仿真结果是错误的，由于没有学过VHDL语言，所以很难找到错误，还是在同学的帮助下改正了代码的错误，最终仿