计算机组成原理习题课

...v.1．什么是指令周期？什么是机器周期？什么是时钟周期？三者之间的关系如何？指令周期是完成一条指令所需的时间。包括取指令、分析指令和执行指令所需的全部时间。机器周期也称为CPU周期，是指被确定为指令执行过程中的归一化基准时间，通常等于取指时间〔或访存时间〕。时钟周期是时钟频率的倒数，也可称为节拍脉冲或T周期，是处理操作的最根本单位。一个指令周期由假设干个机器周期组成，每个机器周期又由假设干个时钟周期组成。2．描述外设进展DMA操作的过程及DMA方式的主要优点。(1)外设发出DMA请求(2)CPU响应请求，DMA控制器从CPU接收总线的控制(3)由DMA控制器执行数据传送操作(4)向CPU报告DMA操作完毕(5)主要优点是数据传送速度快3．某机指令格式如下图：OPXD15109870图中X为寻址特征位，且X=0时，不变址；X=1时，用变址存放器X1进展变址；X=2时，用变址存放器X2进展变址；X=3时，相对寻址。设〔PC〕=1234H，〔X1〕=0037H,(X2)=1122H，请确定以下指令的有效地址〔均用十六进制表示，H表示十六进制〕(1)4420H(2)2244H(3)1322H(4)3521H(5)6723H答：〔1〕0020H〔2〕1166H〔3〕1256H〔4〕0058H〔5〕1257H4．浮点数格式如下：1位阶符，6位阶码，1位数符，8位尾数，请写出浮点数所能表示的范围〔只考虑正数值〕。最小值2-111111×0.00000001最大值2111111×0.111111115．现有一64K×2位的存储器芯片，欲设计具有同样存储容量的芯片，应如何安排地址线和数据线引脚的数目，使两者之和最小。并说明有几种解答。设地址线x根，数据线y根，那么2x·y=64K×2假设y=1x=17y=2x=16y=4x=15y=8x=14因此，当数据线为1或2时，引脚之和为18。共有2种解答6．异步通信方式传送ASCII码，数据位8位，奇校验1位，停顿位1位。计算当波特率为4800时，字符传送的速率是多少？每个数据位的时间长度是多少？数据位的传送速率是多少？每个字符格式包含十个位，因此字符传送速率4800波特/10=480字符/秒每个数据位时间长度T=1/4800=0.208ms数据位传送速率8×480=3840位/秒7．试说明总线构造对计算机系统性能的影响。(1)最大存储容量单总线系统中，最大内存容量必须小于由计算机字长所决定的可能的地址总线。双总线系统中，存储容量不会受到外围设备数量的影响〔2〕指令系统双总线系统，必须有专门的I/O指令系统单总线系统，访问内存和I/O使用一样指令〔3〕吞吐量总线数量越多，吞吐能力越大8.CPU构造如下图，其中一个累加存放器AC，一个状态条件存放器和其它四个存放器，各局部之间的连线表示数据通路，箭头表示信息传送方向。(1)标明图中四个存放器的名称。(2)简述指令从主存取到控制器的数据通路。(3)数据在运算器和主存之间进展存/取访问的数据通路。图C3.1答：〔1〕a为数据缓冲存放器DR，b为指令存放器IR，c为主存地址存放器，d为程序计数器PC〔2〕主存→缓冲存放器DR→指令存放器IR→操作控制器〔3〕存储器读：M→DR→ALU→AC存储器写：AC→DR→M8.指令格式如下所示，其中OP为操作码，试分析指令格式特点：15107430OP源存放器目标存放器解：〔1〕操作数字段OP可以指定64种根本操作〔2〕单字长〔16位〕=地址指令〔3〕源存放器和目标存放器都是通用存放器〔各指定16个〕，所以是RR型指令，两个操作数均在通用存放器中〔4〕这种指令构造常用于算术/逻辑运算类运算指令，执行速度最快。9.总线的一次信息传送过程大致分哪几个阶段？假设采用同步定时协议，画出读数据的同步时序图。答：分五个阶段：总线请求，总线仲裁，寻址〔目的地址〕，信息传送，状态返回〔或错误报告〕。时序图：图C3.310.举出三种中断向量产生的方法。答：〔1〕由编码电路实现，直接产生。〔2〕由硬件产生一个“位移量〞，再加上CPU某存放器里存放的基地址〔3〕向量地址转移法：由优先级编码电路产生对应的固定地址码，其地址中存放的是转移指令，通过转移指令可以转入设备各自的中断效劳程序入口。11.CD－ROM光盘的外缘有5mm的范围因记录数据困难，一般不使用，故标准的播放时间为60分钟。请计算模式2情况下光盘存储容量是多少？解：扇区总数=60×60×75=270000模式2存放声音、图像等多媒体数据，其存储容量为270000×2336/1024/1024=601MB12.A、B、C是采用中断方式交换信息的与主机连接的三台设备，它们的中断响应的先后次序为A→B→C→CPU，假设使中断处理的次序为B→C→A→CPU，那么它们的中断屏蔽码应如何设置？假设CPU在运行主程序时，A、B、C三台设备同时发出中断请求，请画出CPU执行程序的轨迹。〔屏蔽码中，“0〞表示允许中断，“1〞表示屏蔽中断〕。答：解：〔1〕假设中断控制器采用独立请求方式进展仲裁，根据优先次序，B、C、A三台设备与CPU连接示意图如C20.1所示。其中IM为“中断屏蔽〞标志，IR为“中断请求〞标志。中断处理次序为B→C→A→CPU,应设“中断屏蔽〞标志IM2IM1IM0=000，其中设备B优先级最高，设备C优先级次之。三台设备组成三级中断系统。01010101CPU中央仲裁器IM2IR2IR1IM1IM0IR0设备B设备C设备A2级1级图C20.10级〔2〕三台设备同时发生中断请求时CPU执行程序的轨迹如图C20.2所示。设备A中断设备C中断设备B中断效劳程序效劳程序效劳程序主程序图C20.213.用8K×8位的ROM芯片和8K×8位的RAM芯片组成一个32K×8位的存储器，其中RAM地址占24K〔地址为2000H～7FFFH〕，ROM地址占8K〔地址为0000H～1FFFH〕。RAM芯片有两个输入端：当CS有效时，该片选中，当W／R=1时，执行读操作；当W／R=0时，执行写操作。ROM芯片只有一个控制输入端——片选CS。要求画出此存储器组成构造图。〔包括与CPU的连接〕。解：存储器地址空间分布如图C20.3所示ROM(8K×8位)RAM(8K×8位)0000ROM芯片容量为8K×8位，只需一片即满足设计要求。该芯片地址线共14位〔214=8K〕，即A13ROM(8K×8位)RAM(8K×8位)1FFFRAM芯片容量为8K×8位，需3片才满足设计要求。该芯片地址线也是A13-A0,数据线8位：D7-D0.存储器总容量为32K，CPU需提供15条地址线A15A14A13……A0，其中A13-A0作为片内地址线，A15A14通过2：4译码器产生4个片信号CS。7FFF图C20.3存储器与CPU的连接图如图C20.4所示：图C20.414.指令格式构造如下所示，试分析指令格式特点。1512119865320OP寻址方式存放器寻址方式存放器源地址目标地址答：〔1〕OP字段指定16种操作〔2〕单字长二地址指令〔3〕每个操作数可以指定8种寻址方式〔4〕操作数可以是RR型、RS型、SS型15.总线在一个总线周期内并行传送2个字节的数据，设一个总线周期等于一个总线时钟，总线时钟频率为33MHz，求总线带宽是多少？解：设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个周期传送的数据量用D表示，根据总线带宽定义，有：Dr=D/T=D×f=2B×33×106/s=66MB/s16.某双面磁盘，每面有220道，磁盘转速r=3000转/分，数据传输率为17500B/S,求磁盘总容量。答：因为：Dr=r×Nr=3000转/分=50转/秒所以：N=Dr/r=〔175000B/s〕÷〔50/s〕=3500B总容量=3500B×220=1540000B17．磁盘、磁带、打印机三个设备同时工作，磁盘以30μs的间隔向控制器发DMA请求，磁带以45μs的间隔发DMA请求，打印机以150μs间隔发DMA请求。假定DMA控制器每完成一次DMA传送所需时间为5μS，画出裸露DMA控制器工作时空图。解：根据传输速率，磁盘优先权最高，磁带次之，打印机最低。如以下图：18．有一台磁盘机，器平均寻道时间为了30ms,平均旋转等待时间为120ms，数据传输速率为500B/ms，磁盘机上存放着1000件每件3000B的数据。现欲把一件数据取走，更新后在放回原地，假设一次取出或写入所需时间为：平均寻道时间+平均等待时间+数据传送时间。另外，使用CPU更新信息所需时间为4ms,,并且更新时间同输入输出操作不相重叠。试问：磁盘上全部数据需要多少时间？假设磁盘及旋转速度和数据传输率都提高一倍，更新全部数据需要多少间？答：〔1〕重新写入全部数据所需时间=6000ms所以，更新磁盘上全部数据所需的时间为：2×〔平均找道时间