基于fpga的嵌入式真彩色数字视频采集系统设计

基于fpga的嵌入式真彩色数字视频采集系统设计

0同接收点系统pal、bt565-t565-t565-色电池bt565格式的特征随着现代电子技术和计算机视觉技术的快速发展，嵌入式图像采集技术在多个行业的应用，如视频监控、人脸识别和智能存储设备等。因考虑到数据量对系统处理速度的影响,同时结合实际应用的需求,目前大多数的嵌入式图像采集系统采集的是由PAL制式视频信号转换而来的16位bt565格式的色差信号。PAL制式视频信号对色度信号用较低的采样频率采样,减少了信号传输带宽的同时也带来图像细节的损失,虽然这类采集系统可以满足一般的成像应用对成像精度的要求,但是,某些领域的图像处理技术需要更高精度的图像采集数据,如基于比色原理的测温方法本文提出了一种基于FPGA的嵌入式真彩色数字视频采集系统,该系统将CCD相机输出的三路RGB模拟数据转化为每像素24位RGB的数字数据,并将这些数据存到SDRAM当中,进而完成视频图像每一帧的采集和显示。1系统的组成和工作原则1.1系统组成图像采集系统的硬件设计框图如图1所示。框图中的CCD相机使用的是JAI公司的CV-M77摄像头,能输出三通道RGB模拟数据1.2fpga控制器设计首先通过计算机和图像采集卡PC2-Vision设置CV-M77相机为连续工作模式,使相机输出内部晶振产生的行同步与场同步信号,并把设置参数写入相机内部的EPPROM中,使相机上电后运行此模式。系统上电后,FPGA通过I2C总线配置AD9883A内部寄存器,完成AD9883A芯片的初始化;AD9883A通过对输入的CV-M77相机行同步信号分频得到像素时钟信号,并根据这个时钟进行模数转换工作,输出24位像素数据、行同步信号、场同步信号和像素时钟信号到FPGA;FPGA经过采集控制模块把像素数据存入到片内FIFO中,再由FIFO异步输出到SDRAM;SDRAM通过FPGA控制读写地址以及读写控制信号输出数据到显示控制模块;显示控制模块将数据输出到模数转换电阻网络后由VGA显示器显示采集到的相机视频2系统的详细设计2.1ad9833a性能分析AD9883A内部有25个寄存器,这些寄存器直接影响着芯片的工作,其主要的作用是锁相环分频控制、时钟产生器控制、箝位控制和输出行同步信号脉宽控制等AD9883A需要设置的寄存器地址及其设置值如表1所示,其他没有列出的寄存器使用芯片默认的缺省值。对于AD9883A,如果串行地址选择端A2.2f数据采集和质量控制模块2.2.1数据采集与生产控制模块之间的状态转换采集控制模块的主要功能是确定数据有效区间并把数据传输到片内FIFO中图4中V2.2.2多像素拼接AD9883A每个像素时钟产生24位的像素数据,而SDRAM的数据总线为16位,因此一个像素数据需要至少两次输入才能输入到内存中。在系统设计中,由时钟信号倍频得到一个频率大小为50MHz的iCLK时钟,iCLK为像素时钟CMOS_PC-LK的两倍。若把24位数据使用32位的存储空间储存,每个像素浪费8位的存储空间。为了节省存储空间,采用一个上下像素数据拼接的方法。其控制过程如图5所示,接收到第一个像素数据后首先将FIFO写入使能控制信号(高电平有效)wrf_wrreq置1,输出红绿基色R2.3系统程序调整系统速率匹配CV-M77相机输出的帧频为25Hz,系统输出的VGA视频格式帧频60Hz,由于相机输入和显示输出是不可间断且时序固定的,因此需要作相机输入和显示输出的速率匹配调整。系统通过控制视频帧数据读写在不同缓存区间解决速率匹配问题。通常视频采集设计使用乒乓操作模式,即开设两个内存,一个内存作为相机数据的写操作缓存区,另一个作为显示数据输出的读操作缓存区,但是用在此系统上时,由于显示输出帧频和相机输入帧频不是整数倍数关系,会出现读写冲突。系统使用SDRAM内部3个Bank作为不同的缓存区间3数据采集控制模块的验证系统使用QuartusⅡ软件进行仿真,在黑金AX301开发板上调试验证。图7中光标所在位置正好是一个行同步信号的结束,验证了数据采集控制模块对同步信号的正确性;图8中的光标所在位置为图像数据输出有效的开始,验证了行同步信号中像素计数和数据输出格式的正确性。通过多次调试,VGA显示器能显示到相机拍摄的画面,证明了设计的可行性。4系统的适用性和应用本文针对目前嵌入式压缩视频采集系统的局限性,实现了基于FPGA的嵌入式24位RGB真彩色图像采集系统。系统以FPGA为核心,设计了数据拼接和3缓存区间乒乓操作方法解决24位数据传输位宽和输入输出速率的匹配问题。虽然该设计使用的是CV-M77型号相机,但是从设计思路可知,根据其他相机的数据手册得到相机的输出时序,按照参数需要去配置模数转换芯片和修改系统相应