以DE3 FPGA平台 实现HDMI Full-HD 1080p分割画面的技术剖析

精品文档-下载后可编辑以DE3FPGA平台实现HDMIFull-HD1080p分割画面的技术剖析如今的电视画面已进入HDTV时代，依ITU(ITU-RBT.709)的定义，HDTV可分为720p、1080i和1080p三种，规格中，“i”表示交错扫描(interlace)，“p”表示循序扫描(Progressive)，以60Hz的视框速率来说，1080i的HDTV每秒会显示30个完整画面，1080p则每秒显示60个完整画面，所以1080p的画面最为流畅稳定。

在进入FullHD的高清影像阶段(影像分辨率达到1920×1080)，HDMI更是HDTV不可或缺的一项接口。以720p的HDTV内容传输来说，需要1.485Gb／s的传输率才能支持未经压缩的影音内容，通过HDMI，就能以每秒165Mpixels的速度传输高达24位的影音内容，所提供的频宽可以高达4Gb／s，不仅满足1080pFull-HD，还能支持以192kHz取样频率传输高达8轨的24位音讯。HDMI1.3版，其传输率从原先的4.96Gb／s倍增到10.2Gb／s，将色深支持从24－bit提升到30bit、36bit以及48bit(RGB或YCbCr)，具有输出一亿色以上的能力。刚通过HDMI1.4a标准，建筑在HDMI1.4的基础上，专门为3D立体影像传输进行升级和改进。

在HDTV及HDMI的标准浪潮不断推波助栏下，许多过去视为单纯的分割画面技术，在FullHD的高清画质条件之下，便成了在硬件上开发的挑战。为了让分割后的画质达到FullHD的水平，视讯处理核心的设计方法便成了关注焦点。尤其本文介绍以DE3FPGA平台实现HDMIFull－HD1080p分割画面处理核心之设计方法。

图1即为基本HDMIFull－HD1080p分割画面处理器之设计方块与架构图。本系统接收一路HDMIFull-HD的影像输入，经过FPGA处理后，根据LCD屏幕之组合，进行水平及垂直缩放处理，输出至两个(或四个)1920×1080分辨率的LCD。图2为实际以DE3FPGA硬件平台加上符合HDMI1.3规范之输出入子卡所搭建之硬件配置图。

此系统由三部份组成：(1)HDMI输出入协议设定控制核心；(2)HDMI控制信号产生器；(3)HDMI影像数据流处理核心。

第一部分HDMI输出入协议设定控制核心，是图1中SOPCBuilder所建立的部份，这个部份是由NIOS处理器(NIOSProcessor)和I2C控制器(I2CController)组成，负责正确设定和控制HDMI输出入。

第二部分HDMI控制信号产生器，是由图1中系统稳定侦测器(SystemStableDetector)，源分辨率计数器(SourceSizeDetector)和DDR2多端口控制器(DDR2Multi-PortController)所组成。系统稳定侦测器负责自动侦测不同解晰度影像源的切换，使整个系统有相对应重新设置。源分辨率计数器负责根据前端影像源和后端显示的分辨率，设定适当的缩放参数，边框大小和显示位置。

DDR2多端口控制器负责垂直分割的内存器存取控制，DDR2内存器要规划成Ping-PongBuffer的结构(图3所示为垂直方向一分为二的例子)，利用两个相同的帧储存器，一帧用来写，另一帧用来读，可避免画面闪烁(nick)和不连续(tearing)的副作用。若垂直方向是一分为二，DDR2多端口控制器，必须规划成一写二读，在写入的时候也要规划两个起始位置，一个写入上半影像，另一个写入下半影像，简化读取端DDR2控制电路的架构。在此设计上各读取的时间点若有均匀的分配，以图3为例，分配一行只有一个读取，即当写入第一行时，在读取端只有上面影像第一行的信息会被读出，而当写入第二行时，在读取端也只有下面影像第一行的信息会被读出。

依此类推，让DDR2的频宽得到最佳的分配，即使是148.5MHz的Full-HD输入影像源，DDR2的操作频率也可以在200MHz以下轻易达成，这样使得在垂直方向并没有分割数目的限制。

第三部分HDMI影像数据流处理核心是由缩放器(Scaler)和二维峰化器(2D－Peaking)所组成。缩放器负责将输影源依照预定输出分割画面的大小，做线性或非线性的放大。做插点动作时，参考点数越多，所得到的画质越佳，建议至少需使用Bi-Cubic的插点技术。这边若能再考虑Edge-Adaptive，在高频部份的画面越能清晰呈现。二维峰化器负责增强影像的锐利度，改善经过缩放后，变模糊的边界。在此须注意的是若前端缩放器没有处理好，经过二维峰化器之后，会放大缩放器所产生的副作用如光环(Halos)和锯齿状(Jaggies)的现象。

实验平台的搭建如图2所示，DE3FPGA为主平台，负责实现除HDMI收发器外的所有功能，实际输入源由SonyPS3具HDMI输出的游戏机担任，产生1920×1080FullHD1080p之影像讯号，经FPGA将原始之影像讯号分割，分别输出至两部HDMI屏幕，DE3平台上使用之FPGA为AlteraStratixⅢ340器件，具34万逻辑单元(LogicElement)，实验结果显示本系统可在主频148.5MHz，内存DDRⅡ以200MHz执行速度下完成所有任务。

以上述设计方法，可轻易由复制而设计出任意规格(如2×2、2×3、3×3、3×4)等Full－HD之分割画面处理芯片。藉由DE3平台的重组及堆栈特性，可任意搭建出所需之硬件开发平台。图4描述我们在实验室中以多片DE3及HDMI子卡搭建平台开发出之3×3Full-HDHDMI分割画面处理器。可用于各类电视墙之应用。