存储器和存储器子系统

存储器和存储器子系统1第1页，课件共71页，创作于2023年2月本章内容提要本章主要介绍：存储器的分类、技术指标、组成及层次结构静态存储器（SRAM）只读存储器（ROM，EPROM，E2PROM，

FLASH）动态存储器（DRAM)存储器的接口设计2第2页，课件共71页，创作于2023年2月第一节存储器概述3第3页，课件共71页，创作于2023年2月本节基本知识

由于CPU的速度不断提高，处理的信息量不断增大，要求存储器提高存取速度，改进存取方式（如突发存取，并行存取等方式）。存储器技术指标存储器分类与性能内存的基本组成存储系统的层次结构4第4页，课件共71页，创作于2023年2月存储器的分类衡量存储器的三个指标：容量、速度和价格/位。计算机存储系统的层次结构一般如下图所示：5第5页，课件共71页，创作于2023年2月1993年大型计算机的存储器系统

存取速度存储容量存储成本CPU10ns512B1800(美分/KB)缓存20~40ns128KB72主存60~100ns512MB5.6虚存10~20ms60~228GB0.23后援2~20M512GB~2TB0.01

若能使CPU大部分时间访问高速缓存CACHE，速度最快；仅在从缓存中读不到数据时才去读主存，速度略慢但容量更大；当从主存中还读不到时才去成批量读虚存，速度很慢容量极大；这就很好地同时解决了对速度、容量、成本三个方面的需求。6第6页，课件共71页，创作于2023年2月存储系统的层次结构

为了解决存储器速度与价格之间的矛盾，出现了存储器的层次结构。程序的局部性原理:

在某一段时间内，CPU频繁访问某一局部的存储器区域，而对此范围外的地址则较少访问的现象就是程序的局部性原理。时间局部性：最近访问过的代码是不久访问的代码空间局部性：地址相近的代码可能会被一起访问层次结构是基于程序的局部性原理的。对大量典型程序运行情况的统计分析得出的结论是：CPU对某些地址的访问在短时间间隔内出现集中分布的倾向。这有利于对存储器实现层次结构。7第7页，课件共71页，创作于2023年2月存储系统的层次结构（续）

Cache引入主要解决存取速度，外存引入主要解决容量要求。

CPU内的寄存器、Cache、主存、外存都可以存储信息，它们各有自己的特点和用途。它们的容量从小到大，而存取速度是从快到慢，价格与功耗从高到低。

8第8页，课件共71页，创作于2023年2月一、存储器的主要技术指标1、存储容量指它可存储的信息的字节数或比特数，通常用存储字数（单元数）存储字长（每单元的比特数）表示。例如：

1Mb=1M1bit=128k8bit=256k4bit=1M位

1MB=1M8bit=1M字节

9第9页，课件共71页，创作于2023年2月存储体存储器芯片容量＝芯片的存储单元的个数*每个存储单元包含二进数的位数(即数据线条数)。若：芯片地址线的条数为M、数据线条数为N

则一般情况下芯片容量为：2M*N位（bit）。如：Intel2l14芯片容量为lK*4位，它有10条地址线和4条数据线，其容量为：4K位(210*4)；

Intel6264芯片容量为8K*8位，它有13条地址线和8条数据线，其容量为：64K位(213*8)。10第10页，课件共71页，创作于2023年2月一、存储器的主要技术指标（续）2、存取速度（可用多项指标比表示）（1）存取时间（访问时间）TA

从存储器接收到读/写命令到信息被读出或写入完成所需的时间（决定于存储介质的物理特性和寻址部件的结构）。例如：

ROM存取时间通常为几百ns；

RAM存取时间通常为几十ns到一百多ns；双极性RAM存取时间通常为10~20ns。

11第11页，课件共71页，创作于2023年2月一、存储器的主要技术指标（续）

（2）存取周期TM

指在存储器连续读/写过程中一次完整的存取操作所需的时间或者说是CPU连续两次访问存储器的最小时间间隔。（有些存储器在完成读/写操作后还有一些附加动作时间或恢复时间，例如刷新或重写时。）

TM略大于TA。12第12页，课件共71页，创作于2023年2月一、存储器的主要技术指标（续）

（3）数据传送速率（频宽）BM

单位时间内能够传送的信息量。若系统的总线宽度为W，则BM=W/TM（b/s）例如：若W=32位，TM=100ns，则

BM=32bit/100×10-9s=320×10+6=320Mbit/s=40MB/s

若TM=40ns，则

BM=100MB/s（PCI的TM=30ns）早期的PC机：总线为8位，TM=250nsBM=8bit/250×10-9=4MB/s

13第13页，课件共71页，创作于2023年2月一、存储器的主要技术指标（续）3、体积与功耗（嵌入式系统或便携式微机中尤为重要）

4、可靠性平均故障间隔时间（MTBF），即两次故障之间的平均时间间隔。

EPROM重写次数在数千到10万次之间；

ROM数据保存时限是20年到100多年。14第14页，课件共71页，创作于2023年2月二、存储器的分类与性能1、内存储器也称主存储器，但有了Cache后，内存包括主存与Cache。其速度快，价格贵，容量有限。它包括：（1）磁性存储器磁泡存储器和磁芯存储器，信息不易丢失，但容量小，体积大。（2）半导体存储器双极型存储器：速度快，功耗大，价格贵，容量小。适宜作Cache、队列等；

15第15页，课件共71页，创作于2023年2月二、存储器的分类与性能（续）

MOS存储器：速度稍慢，集成度高，功耗小，价格便宜。

a、只读存储器

ROM：掩膜ROM，厂家制造时已编程，用户不可编程，不易挥发。

PROM：用户可一次编程（OTP）。不可擦除。

EPROM：UV-EPROM，紫外线擦除可编程ROM。

E2PROM：电可擦除可编程ROM。

b、RAM存储器（随机存取存储器，又称随机读/写存储器，易挥发）

SRAM：静态存储器，掉电后，信息丢失----挥发。

DRAM：动态存储器，即使不掉电，信息也会丢失，需要定时刷新。

16第16页，课件共71页，创作于2023年2月二、存储器的分类与性能（续）2、外存储器外存储器又称海存，容量大，价格低，不易挥发，但存取速度慢。外存有：磁表面存储器：磁鼓，磁盘（硬盘、软盘）光存储器：CD-ROM,DVD-ROM,CD-R,WR-CD半导体存储器：Flash存储器（闪存盘，闪存条，

U盘。17第17页，课件共71页，创作于2023年2月三、内存的基本组成

各种内存的内部结构各异，但从宏观上看，通常都有以下几个部分：存储体，地址译码，读/写电路。

1、存储体存储二进制信息的矩阵，由多个基本存储单元组成，每个存储单元可有0与1两种状态，即存储1bit信息。

2、地址译码部件地址线通过译码器选中相应的存储单元中的所有基本单元。地址线条数n=log2N（N为存储单元数）。即：N=2n

，若n=16，N=2n=6553618第18页，课件共71页，创作于2023年2月三、内存的基本组成（续）3、读/写电路读/写电路由读出放大器、写入电路和读/写控制电路构成，通过数据线与CPU内的数据寄存器相连。内存的基本组成框图如右图：19第19页，课件共71页，创作于2023年2月第二节半导体静态存储器20第20页，课件共71页，创作于2023年2月NMOS晶体管

导体＋5V0v关闭导体关闭＋5V0vPMOS晶体管21第21页，课件共71页，创作于2023年2月一、SRAMSRAM与各种类型的ROM都属于半导体静态存储器。一、静态存储器（SRAM）1、6管静态存储器单元电路电路组成与工作原理22第22页，课件共71页，创作于2023年2月一、SRAM6管SRAM单元电路工作原理

当Q=1,T2导通，

Q=0,T1截止。同样，当Q=0，T1导通，T2截止。

T1、T2构成双稳态触发器，存储0与1。

T3、T4为负载管，为触发器补充电荷。

T5、T6为门控管，与数据线Di相连。原理：当行选X=1（高电平），T5、T6导通，Q、Q就与Di与Di相连。当这个单元被选中时，相应的列选Y=1，T7、T8导通（它们为一列公用），于是，Di,Di输出。

当写入时，写入信号自Di（或Di）输入，此时，

Di=1,Di=0,T5、T6、T7、T8都导通（因为X=1,Y=1）

DiT7T5Q=1;DiT8T6Q=0.23第23页，课件共71页，创作于2023年2月一、SRAM（续）

输入信息存储于T1、T2之栅极。

当输入信号、地址选通信号消失后，T5~T8截止，靠VCC与T3就能保持F/F=1，所以，不用刷新（即信息不用再生）。

Di与Di对外只用一条输出端接到外部数据线上，这种存储电路读出是非破坏性的。

SRAM芯片6116的引脚与内部结构

24第24页，课件共71页，创作于2023年2月一、SRAM（续）2、SRAM的引脚信号与读写操作下面是SRAM芯片628128的引脚信号（128k8）

A16~A0WEOECSD7~D0

SRAM628128128k8A16~A0地址线D7~D0双向数据线CS片选信号WE写允许信号OE输出允许信号（读）这种芯片内部位字结构（即8位数据每位都有）25第25页，课件共71页，创作于2023年2月二、SRAM的内部结构与典型芯片1、内部组成结构

内部有行、列译码器，存储矩阵，读写控制电路，输入、输出数据缓冲器等组成。

SRAM大多数都采用复合译码方式，而不采用线译码。因为线性译码对外的引线太多。一般把地址线分为行和列地址分别进行译码（行列地址线数可以对称，也可以不对称）。存储矩阵即信息存储体，每一位二进制信息需要一个6管基本单元电路，如2k8位=20488=16384个这样的单元电路组成存储体。读写控制电路主要控制读信号（OE）、写信号（WE）及片选信号（CS）。26第26页，课件共71页，创作于2023年2月二、SRAM的内部结构与典型芯片（续）2、典型芯片介绍

SRAM有Intel6116，6264，62128，62256等。下面介绍6116。容量为：16k位=2k8bit，因为SRAM内部都是按字节组成的。地址线：11条，7条用于行地址，4条用于列地址。数据线：8条，按字节输入、输出。存储体：128168=16384个存储单元。控制线：3条，OE,WE,CS。

6116的引脚与内部结构如下图：27第27页，课件共71页，创作于2023年2月二、SRAM的内部结构与典型芯片（续）SRAM芯片6116的对外引脚与内部结构28第28页，课件共71页，创作于2023年2月第三节只读存储器（ROM）29第29页，课件共71页，创作于2023年2月一、掩膜ROM●ROM（ReadOnlyMemory）的特点与种类

ROM的信息在使用时是不被改变的，即只能读出，不能写入，写入是有条件的。故一般只能存放固定程序和常量，如监控程序、BIOS程序等。ROM芯片的种类很多，有掩膜ROM、可编程ROM（PROM）、可擦除可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）等。下面分别予以介绍。

1、掩膜ROM

掩膜ROM是厂家根据用户的要求采用掩膜技术把程序和数据在制作集成电路时就已写入完成。一旦制造完毕，存储器的内容就被固定下来，用户不能修改。若要修改，就只能重新设计掩膜。30第30页，课件共71页，创作于2023年2月一、掩膜ROM（续）下图为一个简单的44位MOS管ROM，采用单译码结构，两位地址可译出4种状态，输出4条选择线，可分别选中4个单元每个单元有4位输出。若A1A0=00,则选中0号单元，输出为1010B.图中的矩阵中，在行列的交点，有的有管子，输出为0，有的没有，输出为1，这是根据用户提供的程序对芯片图形（掩膜）进行二次光刻所决定的。31第31页，课件共71页，创作于2023年2月二、可编程ROM（PROM）

为了便于用户根据自己的需要确定ROM的内容，有一种可一次编程的ROM，简称PROM。这种芯片的内部是采用多发射极（8个）熔丝式PROM结构。每一个发射极通过一个熔丝与位线相连，管子工作于射极输出器状态。熔丝一旦烧断，不可逆转，所以只能一次编程写入。下图为这种PROM芯片的内部结构。32第32页，课件共71页，创作于2023年2月二、可编程ROM（PROM）（续）33第33页，课件共71页，创作于2023年2月三、UV-EPROMUV-EPROM为可擦除可编程的ROM内部电路结构如图，工作原理如下：因为悬浮栅T3不导通，当X=1时，T1不导通，而T2总导通，该电路为全1输出。当写入时，加12.5V~25V高压，D,S被瞬时击穿，会有电子通过绝缘层注入悬浮栅。电压去掉后，电子无处泄漏，硅栅为负，形成导电沟道（P），从而使EPROM单元导通，输出为0，没有击穿的单元输出仍为1。34第34页，课件共71页，创作于2023年2月三、UV-EPROM（续）UV-EPROM擦除：当紫外线照射时，悬浮栅上的电荷会形成光电流泄漏掉，即可把信息擦除。输出仍为全1。（用紫外线照射芯片的石英窗口约10多分钟即可）35第35页，课件共71页，创作于2023年2月三、UV-EPROM（续）

介绍EPROM芯片27C040（512k8）

27C040的引脚信号如图。A0~A18OECE/PGMVPPD7~D027C040512k8A0~A18地址线D0~D7数据线OE输出允许（读）CE/PGM片选/编程脉冲；在读出操作时是片选信号；在编程时是编程脉冲输入端（加入一个50ms左右的TTL负脉冲）。VPP编程电压，12.5V;正常时，VPP接

VCC（+5V）36第36页，课件共71页，创作于2023年2月四、E2PROME2PROM（电擦除PROM，又称EEPROM或E2PROM:ElectricallyErasablePROM）

工作原理：是在绝缘栅MOS管的浮栅附近再增加一个栅极（控制栅）。给控制栅加一正电压，就可在浮栅和漏极之间形成厚度不足200Å（埃）的隧道氧化物。利用隧道效应，电子可注入浮栅，即数据被编程写入。若给控制栅加一负压，浮栅上的电荷可泄漏掉，即信息被擦除。（目前高压源已集成在芯片内而使用单一的+5V电源）下面介绍E2PROAM芯片28256（32k8位）37第37页，课件共71页，创作于2023年2月四、E2PROM（续）EEPROM28256引脚信号（32KByte）A0~A14D0~D7CEOEWEE2PROM2825632k8A0~A14地址线D0~D7数据线CE片选OE输出允许WE写允许CEOEWELLH读出

LHL编程写入/芯片擦除写入一个字节大约1~5ms，可以按字节擦除，也可按页擦除和整片擦除。不需擦除的部分可以保留。38第38页，课件共71页，创作于2023年2月第四节动态RAM存储器

39第39页，课件共71页，创作于2023年2月一、DRAM的基本存储单元DRAM基本存储单元组成

由T与电容Cs组成，信息存储在Cs上。当X=1，T导通，电容Cs与数据线D连通。写入时，外部数据驱动D，并由D对电容Cs充电或放电，改变其存储的信息。读出时，Cs经D对数据线上的寄生电容Cd充电或放电，从而改变寄生电容Cd上的电压，读出所存储的信息。因每次输出都会使Cs上原有的电荷泄放，存储的内容就会被破坏，所以读出是破坏性的。为此，每次读出后都需要进行再生（重新写入）以恢复Cs上的信息。因为Cs<<Cd，读出时引起的数据线上的电压变化很小，再加上噪声的影响，需经过灵敏度很高的读出放大器放大和整形后才能输出40第40页，课件共71页，创作于2023年2月一、DRAM的基本存储单元

由于基本单元电路简单，使DRAM的集成度（集成基本存储单元数）很高，但DRAM的附属电路较复杂。（需读出放大器，整形，刷新等电路）

为什么DRAM要不断地刷新？

由于DRAM是靠电容Cs存储信息的，Cs有电荷时为逻辑“1””，没有电荷时为逻辑“0”。但由于任何电容都存在漏电，因此当电容Cs存有电荷时，过一段时间由于电容的放电会导致电荷流失，信息也会丢失，解决的办法是刷新，即每隔一定时间（大约1~4ms）就要刷新一次，使原来处于逻辑“1”的电容的电荷又得到补充，而原来处于电平“0”的电容仍保持“0”。41第41页，课件共71页，创作于2023年2月二、DRAM的引脚信号与读写操作

下图为1M1bit的DRAM芯片

WE：写允许信号

Di与Do为数据输入/输出信号

A0~A9：地址信号,∵1M=220

∴

1Mb应有20位地址线，由于DRAM

的容量较大，又不希望有太多的引脚，所以大多数DRAM芯片都采用分时复用方式传输地址，将地址分为行地址和列地址两部分分时在地址线上传送。对本芯片用A0~A9先传送低10位地址，再传送高10位地址A10~A19。

A0~A9RASCASWEDoDi1M1bitDRAMRAS和CAS分别为行、列地址选通信号。42第42页，课件共71页，创作于2023年2月二、DRAM的引脚信号与读写操作RAS:（RowAddressStrobe）行地址选通信号，有效时在地址线上传送的是行地址（低10位），用其后沿将低10位地址锁存到内部行地址锁存器。

CAS:（ColumnAddressStrobe）列地址选通信号，有效时在地址线上传送的是列地址（高10位），用其后沿将高10位地址锁存到内部列地址锁存器。

∴DRAM芯片不需要片选CS。43第43页，课件共71页，创作于2023年2月二、DRAM的引脚信号与读写操作下图为DRAM的读写操作时序，首先在地址线上出现有效的行地址，然后RAS有效。经过一段时间之后，行地址被撤销，改送列地址，CAS有效。当行、列地址都被锁存到内部的行、列地址锁存器之后，即可根据WE信号进行读写操作。44第44页，课件共71页，创作于2023年2月三、DRAM芯片的内部结构

下面通过一个具体的DRAM芯片2116介绍DRAM的内部结构。

2116为16k1bit的DRAM芯片。对外引脚16条，

A0~A6地址信号为7条；WE写允许；

RAS行地址选通；CAS列地址选通

Do数据输出；Di数据输入，使用时Do、Di连接在一起。其内部有行、列地址锁存器，行、列译码器，存储矩阵，读出放大器，行、列时钟电路，输出缓冲器和输入寄存器等部件组成。（128行×128列，每隔15µs刷新一行，1.92ms刷新一遍）其内部结构框图如下：45第45页，课件共71页，创作于2023年2月三、DRAM芯片的引脚与内部结构DRAM芯片2116的对外引脚与内部结构。46第46页，课件共71页，创作于2023年2月动态RAM动态RAM举例INTEL2164容量为64K*1位，引脚如下。（需要16条地址线，分时复用（由于只有8根地址输入线），有4个存储模块，每个模块都采取双译码结构）47第47页，课件共71页，创作于2023年2月存储体由4个存储矩阵组成，由7条行地址线和7条列地址线进行选择。锁存在行地址锁存器中的7位行地址RA6-RA0同时加到4个存储矩阵上，在每个存储矩阵中都选中一行，则共有512个存储电路可被选中。这7位地址也用于刷新，刷新时一次选中512个存储电路，2ms内全部刷新一次。锁存在列地址锁存器中的7位列地址CA6-CA0同时在每个存储矩阵中选中一列，然后经过4选1的I/O门控电路选中4个存储矩阵中的1个，对该存储单元进行读/写。当WE#=1时，读出，即所选中单元的内容经过三态输出缓冲器在Dout引脚读出。当WE#=0时，写入，即Din引脚上的信号经输入三态缓冲器对选中单元进行写入。2164A没有片选信号，实际应用中用行选RAS#、列选CAS#信号作为片选信号。48第48页，课件共71页，创作于2023年2月四、DRAM刷新1、DRAM的刷新策略

DRAM芯片有片内刷新，片外刷新。（1）集中刷新将整个刷新周期分为两部分,前一部分可进行读、写或维持（不读不写），后一部分不进行读写操作而集中对DRAM刷新操作。这种方式控制简单。但在刷新过程中不允许读写，存在死时间。

49第49页，课件共71页，创作于2023年2月四、DRAM刷新（续）（2）分散刷新（隐式刷新）在每个读写或维持周期之后插入刷新操作，刷新存储矩阵的一行所有单元。这样把一个存储系统的周期分为两部分，读写、维持时间和刷新时间。优点是控制简单，不存在死时间；缺点是刷新时间占整个读写系统时间的一半，故只用于低速系统。（3）异步刷新利用CPU不访问存储器的时间进行刷新操作。若按照预定的时间间隔应该刷新时，CPU正在访问存储器，刷新周期可以向后稍微延迟一段时间，只要保证在刷新周期内所有的行都能得到刷新即可。50第50页，课件共71页，创作于2023年2月四、DRAM刷新（续）

这种方式优点是：对CPU访存的效率和速度影响小，又不存在死时间；缺点是：控制电路较复杂。总之，可以在DMA控制器的控制下进行分散或异步刷新，也可在中断服务程序中进行集中或分散刷新。用DMA方式刷新比中断方式效率高。51第51页，课件共71页，创作于2023年2月内存条的变迁52第52页，课件共71页，创作于2023年2月第五节存储器的接口设计53第53页，课件共71页，创作于2023年2月译码结构地址译码器的功能是：根据输入的地址编码，选中芯片内某个特定的存储单元。

芯片内的地址译码可采用：单译码结构(线性排列)和双译码结构(矩阵形式排列)。

6：64

3：8

3：88156354第54页，课件共71页，创作于2023年2月控制信号片选和读写控制逻辑。存储器的片选端一般用CS或CE来表示。有效时，可以对该芯片进行读写操作；无效时，芯片与数据总线隔离，并可降低芯片内部功耗；存储芯片的读/写控制以SRAM为例有两个控制端:

一般用OE(输出允许)(也就是进行读操作时，由CPU送来低电平到此引脚)

和WE(写允许)表示。55第55页，课件共71页，创作于2023年2月6.4CPU与存储器的连接连接时应注意的问题在微型机中CPU对存储器进行读/写操作，由地址总线给出地址信号，发出读/写控制信号，在数据总线上进行数据的读/写。所以，CPU与存储器连接时地址总线、数据总线和控制总线都要连接。在连接时应注意以下问题：CPU总线的带负载能力CPU时序与存储器存取速度之间的配合存储器组织、地址分配。

56第56页，课件共71页，创作于2023年2月存储芯片数据线的处理假定存储器为字节编址结构，Intel系列微处理器均为此结构假定系统数据总线的宽度为8，因此：若芯片的数据线正好8根，说明一次可从芯片中访问到8位数据；此时，芯片的全部数据线应与系统的8位数据总线相连。若芯片的数据线不足8根，说明一次不能从单一的芯片中访问到8位数据：所以必须在数据的“位方向”上进行扩充，这一扩充方式简称“位扩充”。以2114(1K*4位，SRAM)为例：数据线为4根，每次读写操作只能从单一的芯片中访问到4位数据：所以在位方向上，需要扩充两个芯片才能提供8位数据。也就是说，在使用中，将这两个芯片看作是一个整体，它们将同时被选中，共同组成容量为lK*8位的存储器模块，以后，我们将称这样的模块为“芯片组”。如下图：57第57页，课件共71页，创作于2023年2月58第58页，课件共71页，创作于2023年2月2．字位同时扩展法--用容量为L×K位的存储芯片设计容量为M×N位的存储器（L＜M，K＜N），需要字向、位向同时进行扩展。

共需存储芯片数为：(M/L)×(N/K)例：用256×4位的存储芯片设计容量为1K×8位的存储器。解：需存储芯片数为：（1K/256）×（8/4）=8（片）

由每组2片存储芯片完成位扩展；4组这样的存储芯片完成字扩展59第59页，课件共71页，创作于2023年2月用256×4位的芯片组成1KBRAM的方框图60第60页，课件共71页，创作于2023年2月存储芯片地址线的连接存储芯片地址线通常应全部与系统的低位地址总线相连。这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”。设某存储芯片有N根地址线，当该芯片被选中时，其地址线将输入N位地址，芯片在其内部进行N：2N译码；译码后的地址范围为00…000(N位全为0)到11…111(N位全为1)，以下我们将称这种情况为“全0——全1”。61第61页，课件共71页，创作于2023年2月存储器芯片片选端的处理 由一个存储芯片或芯片组构成的存储器地址单元有限，因此常常需要在“地址方向”上加以扩充，简称“地址扩充”。 在系统存在“地址扩充”的情况下，必须对多个存储芯片或芯片组进行寻址。 这一寻址过程，主要通过将系统高位地址线与存储芯片片选端相关联的方法来加以实现，但处理上十分灵活。一般的方法：将其与系统的高位地址线相关联；

(1)全译码：系统的全部高位地址线，均参与对芯片(组)的译码寻址；(2)部分译码：在系统的高位地址线中，只有一部分参与对芯片(组)的译码寻址；(3)线选法：使用系统高位地址线中的某一根，来单独选中某个芯片(组)。62第62页，课件共71页，创作于2023年2月全译码所谓“全译码”，是指所有的系统地址线，均参与对存储单元的译码寻址：包括低位地址线对芯片内各存储单元的译码寻址(片内译码)，和高位地址线对存储芯片的译码寻址(片选译码)。采用全译码方式时，每个存储单元的地址都是唯一的，不存在地址重复，但译码电路比较复杂、连线较多。图示为全译码的例子：采用3-8译码，芯片2764(8K*8)在高位地址A19-A13＝0001110时被选中，其地址范围1C000H—1DFFFH。63第63页，课件共71页，创作于2023年2月74LS138译码芯片常用的译码芯片是74LS138译码器，功能是3－>8译码器，有三个“选择输入端”C、B、A和三个“使能输入端”

G1、G2A#，G2B#以及8个输出端Y7#～Y0

#64第64页，课件共71页，创作于2023年2月

译码芯片

74LS1386