第讲MAXplus仿真软件课件

第讲MAXplus仿真软件第讲MAXplus仿真软件第讲MAXplus仿真软件一、MAX+plusⅡ概述1、MAX+plusⅡ概述一、MAX+plusⅡ概述

1、MAX+plusⅡ概述

Altera公司的MAX+plusⅡ仿真软件是一个完全集成化、易学易用的可编程逻辑设计环境，可以在多种平台上运行，其全称是MultipleArrayMatrixAndProgrammab-leLogicUserSystem。它具有原理图输人、文本输入、波形输入等多种输人方式，利用所配备的编辑、编译、仿真、综合、芯片编程等功能，可以完成数字电路从设计、检查、仿真到下载的全过程，是EDA设计中不可缺少的一种有用工具。2、MAX+plusⅡ仿真软件特点（1）开放式的界面（2）设计与结构无关

（3）可在多种平台运行

（4）完全集成化

（5）丰富的设计库

一、MAX+plusⅡ概述

（7）支持硬件描述语言（HDL）

（8）Megacore功能

（9）OpenCore特点

（6）模块化工具一、MAX+plusⅡ概述

二、MAX+plusⅡ主窗口

（1）双击Windows桌面上的“MAX+plusII10.0”快捷方式，即可启动MAX+plusⅡ

启动MAX+plusⅡ软件的方法：二、MAX+plusⅡ主窗口

（2）启动MAX+plusⅡ时会出现图示界面二、MAX+plusⅡ主窗口

（3）接着便进入图示的MAX+plusⅡ管理器窗口

二、MAX+plusⅡ主窗口

MAX+plusⅡ的菜单栏包括各种命令操作和参数设置，主要有【MAX+plusⅡ】、【File】、【Assign】、【Options】和【Help】等5个下拉主菜单。1、菜单栏【MAX+plusⅡ】菜单用于启动各种应用功能并可相互切换使用

【File】菜单除了具有文件管理的功能外，还有许多其他功能选项

【Assign】菜单

【Options】菜单的功能是设置MAX+plusⅡ软件本身的一些参数

【Help】菜单用于打开各种帮助或说明文件二、MAX+plusⅡ主窗口

2、工具栏二、MAX+plusⅡ主窗口

MAX+plusⅡ软件具有3种主要输入编辑器——图形编辑器、文本编辑器、波形编辑器，另外还有两种辅助编辑器——平面图编辑器与符号编辑器。使用这些工具可以进行原理图输入设计、文本输入设计、波形输入设计以及层次输入设计、底层输入设计等。

3、编辑器图形编辑器文本编辑器波形编辑器符号编辑器三、MAX+plus软件设计流程

MAX+plusⅡ软件的组成模块图

设计输入项目处理（编译、综合、适配）项目校验（仿真、分析）器件编程（下载、测试）设计要求系统产品设计修改MAX+plusⅡ软件设计流程图

三、MAX+plusⅡ软件设计流程

MAX+plusⅡ软件支持的设计输入方法有图形输入（.gdf）、文本输入（硬件描述语言AHDL、VHDL、Verilog，对应文件后缀名分别为“.tdf”、“.vhd”、“.v”）、波形输入（.wdf），以及第三方EDA工具生成的网表文件输入（如.edf、.xnf等），并支持这些设计文件的混合输入。1、设计输入三、MAX+plusⅡ软件设计流程

首先，根据设计项目要求设定编译参数和编译策略，如选定目标芯片、设置逻辑综合方式和优化选项等。混合输入。然后，进行编译过程，主要包括编译器网表提取、数据库建立、逻辑综合、器件分割、器件适配、带延时信息仿真网表的提取和编程文件装配等过程。2、项目处理MAX+plusⅡ的编译界面

三、MAX+plusⅡ软件设计流程

设计项目的校验主要包括功能仿真、时序仿真和定时分析。功能仿真是在不考虑器件延时的理想情况下对设计项目所实现的逻辑功能的一种验证方法，也称为“前仿真”。时序仿真是在考虑设计项目具体的目标器件，并根据器件资料库加入延时信息的情况下对设计项目实际时序进行仿真的一种验证方法，也称为“后仿真”。

定时分析用来分析器件引脚及内部节点之间的传输路径延时、时序逻辑的性能以及器件内部各种寄存器的建立保持时间。3、项目校验三、MAX+plusⅡ软件设计流程

仿真验证通过后，首先进行引脚锁定（引脚锁定后再重新编译），然后MAX+plusⅡ编程器使用编译器生成的编译文件（.pof）对Altera器件进行下载编程，它可用来进行器件编程、检查、探测空白及功能测试。

4、器件编程四、MAX+plusⅡ操作示例

MAX+plusⅡ仿真软件可应用于数字电路的设计分析，数字电路主要分为数字组合逻辑电路和数字时序逻辑电路。下面分别以原理图输入和文本输入设计方法加以举例分析：1位全加器原理图输入设计向导（组合逻辑电路）和数据锁存器文本输入设计向导（时序逻辑电路）。四、MAX+plusⅡ操作示例

以下以一位全加器原理图输入设计为例进行组合逻辑电路设计说明。1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。以下将给出使用原理图输入的方法进行底层元件设计和层次化设计的完整步骤，其主要流程与数字系统设计的一般流程基本一致，设计步骤如下：1、MAX+plusⅡ在数字组合逻辑电路设计中的应用

四、MAX+plusⅡ操作示例

任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（WorkLibrary）。一般不同的设计项目最好放在不同的文件夹中，注意，一个设计项目可以包含多个设计文件，如频率计。假设本项设计的文件夹取名为MY_PRJCT，在E盘中，路径为：E:\MY_PRJCT。注意：在实验中，文件夹不能用中文。

（1）步骤1：为本项工程设计建立文件夹四、MAX+plusⅡ操作示例

（2）步骤2：输入设计项目与存盘

打开MAX+plusⅡ，选菜单【File】【New】（如图所示），在弹出的“New”对话框中选择“FileType”为GraphicEditorFile（原理图编辑输入项），按OK后将打开原理图编辑窗。

在原理图编辑窗中的任何一个位置上点鼠标右键，将跳出如图所示的“EnterSymbol”输入元件选择窗；在“SymbolLibrary”框中，可看到MAX+plusⅡ为用户实现不同逻辑功能提供了大量的库文件，具体见表

。

点击菜单【File】【SaveAs】，选择刚才为自己的工程新建的目录E:\MY_PRJCT，将已设计好的图形文件取名为：h_adder.gdf（注意后缀是.gdf），并存在此目录内。

四、MAX+plusⅡ操作示例

为了使Max+plusII能对输入的设计项目按设计者的要求进行各项处理，必须将设计文件，如半加器h_adder.gdf，设置成Project。如果设计项目由多个设计文件组成，则应该将它们的主文件，即顶层文件设置成Project。如果要对其中某一底层文件进行单独编译、仿真和测试，也必须首先将其设置成Projcet。

（3）步骤3：将设计项目设置成工程文件四、MAX+plusⅡ操作示例

首先在“Assign”菜单中选择器件“Device”项，其对话框如图所示。下拉列表框“DeviceFamily”选择器件序列，首先应该在此框中选定目标器件对应的序列名，如EPM7128S对应的是MAX7000S系列；EPF10K10对应的是FLEX10K系列等。为了选择EPF10K10LC84-4器件，应将此栏下方标有“ShowonlyFastestSpeedGrades”的勾消去，以便显示出所有速度级别的器件。完成器件选择后，按“OK”键。

（4）步骤4：为本项工程设计建立文件夹最后启动编译器，首先选择左上角的“MAX+plusⅡ”主菜单，在其下拉菜单中选择编译器项“Compiler”，此编译器的功能包括网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文件装配等。点击“Start”开始编译！如果发现有错，排除错误后再次编译。

四、MAX+plusⅡ操作示例

具体步骤如下：建立波形文件、输入信号节点、设置波形参量、设定仿真时间宽度、加上输入信号、波形文件存盘、运行仿真器观察分析波形、包装元件入库

。

（5）步骤5：时序仿真四、MAX+plusⅡ操作示例

建立波形文件输入信号节点设置波形参量设定仿真时间：34微秒四、MAX+plusⅡ操作示例

加上输入信号波形文件存盘运行仿真器四、MAX+plusⅡ操作示例

观察分析波形四、MAX+plusⅡ操作示例

包装元件入库。选择菜单【File】→【Open】项，在“Open”对话框中选择原理图编辑文件项“GraphicEditorFiles”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择菜单【File】→【CreateDefaultSymbol】项，就将当前文件变成了一个包装好的单一元件（Symbol），并被放置在工程路径指定的目录中以备后用。四、MAX+plusⅡ操作示例

如果以上的仿真测试正确无误，就应该将设计编程下载到选定的目标器件（如EPF10K10）作进一步的硬件测试，以便最终了解设计项目的正确性。这就必须根据评估板、开发电路系统或EDA实验板的要求对设计项目输入输出引脚赋予确定的引脚，以便能够对其进行实测。这里假设根据实际需要，选择“模式5实验电路结构图”，将半加器的4个引脚a、b、co和so分别与目标器件EPF10K10的第5、6、17和18脚相接（即：a锁定为实验箱的键1；b锁定为实验箱的键2；co锁定为实验箱的指示灯1；so锁定为实验箱的指示灯2）

（6）步骤6：引脚锁定四、MAX+plusⅡ操作示例

特别注意：在锁定引脚后必须再通过MAX+plusII的编译器“Compiler”，对文件重新进行编译一次，以便将引脚信息编入下载文件中。

四、MAX+plusⅡ操作示例

（7）步骤7：编程下载下载方式设定下载四、MAX+plusⅡ操作示例

（8）步骤8：设计顶层文件可以将前面的工作看成是完成了一个底层元件的设计，并被包装入库。现在利用已设计好的半加器，完成顶层项目全加器的设计，详细步骤可参考以上设计流程：仿照前面的“步骤2”，打开一个新的原理图编辑窗，然后在图示的元件输入窗的本工程目录中找到已包装好的半加器元件h_adder，并将它调入原理图编辑窗中。这时如果对编辑窗中的半加器元件h_adder双击，即刻弹出此元件内部的原理图。四、MAX+plusⅡ操作示例

（8）步骤8：设计顶层文件完成全加器原理图设计（如图示），并以文件名f_adder.gdf存在同一目录中。四、MAX+plusⅡ操作示例

（8）步骤8：设计顶层文件将当前文件设置成Project，并选择目标器件为EPF10K10LC84_4。编译此顶层文件f_adder.gdf，然后建立波形仿真文件。对应f_adder.gdf的波形仿真文件如图所示，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。四、MAX+plusⅡ操作示例

（8）步骤8：设计顶层文件锁定引脚（将全加器的5个引脚ain、bin、cin、sum和cout分别与目标器件EPF10K10的第5、6、7、17和18脚相接，即：ain锁定为实验箱的键1；bin锁定为实验箱的键2；cin锁定为实验箱的键3；sum锁定为实验箱的指示灯1；cout锁定为实验箱的指示灯2）、编译并编程下载，硬件实测此全加器的逻辑功能。四、MAX+plusⅡ操作示例

MAX+plusⅡ的硬件描述语言（HDLHardwareDescriptionLanguage）是EDA技术的重要组成部分，其利用一种人和计算机都能识别的语言来描述硬件电路的功能、信号连接关系及定时关系，比电路原理图更能表示硬件电路的特性。VHDL是作为主流电子硬件设计的描述语言。VHDL的英文全称是VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguage，即超高速集成电路硬件描述语言。2、MAX+plusⅡ在数字时序逻辑电路设计中的应用

四、MAX+plusⅡ操作示例

VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化硬件设计任务，提高设计效率和可靠性。VHDL具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，并在语言易读性和层次化结构化设计方面，表现了强大的生命力和应用潜力。用VHDL进行电子系统设计的一个很大的优点是设计者可以专心致力于其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。2、MAX+plusⅡ在数字时序逻辑电路设计中的应用

四、MAX+plusⅡ操作示例

与原理图设计方法一样，首先应该建立好工作库目录，以便设计工程项目的存储。作为示例，在此设立目录为：E:\muxfile作为工作库。以便将设计过程中的相关文件存储在此。（1）步骤1：编辑并存盘VHDL源文件四、MAX+plusⅡ操作示例

注意：原理图输入设计方法中，存盘的原理图文件名可以是任意的，但VHDL程序文本存盘的文件名必须与文件的实体名一致，如REG4B.VHD（大小写不分）。文件后缀将决定使用的语言形式，在MAX+plusⅡ中，后缀为.VHD表示VHDL文件；后缀为.TDF表示AHDL文件；后缀为.V表示Verilog文件。如果后缀正确，存盘后对应该语言的文件中的主要关键词都会改变颜色。（1）步骤1：编辑并存盘VHDL源文件四、MAX+plusⅡ操作示例

需要特别注意的是，在编译/综合REG4B.VHD之前，需要设置此文件为顶层文件（最上层文件），或称工程文件：Project，或者说将此项设计设置成工程。选择菜单【File】【Project】【SetProjecttoCurrentFile】，当前的设计工程即被指定为REG4B。也可以通过选菜单【F