专题二-case语句与状态机课件

CASE语句与 有限状态机一、CASE语句CASE语句的结构如下：CASE

表达式ISWhen

选择值=>顺序语句；When

选择值=>顺序语句；...ENDCASE；多条件选择值的一般表达式为：

选择值[|选择值]选择值可以有四种不同的表达方式：单个普通数值，如6。数值选择范围，如(2TO4)，表示取值为2、3或4。并列数值，如35，表示取值为3或者5。混合方式，以上三种方式的混合。

注意：条件语句的选择值必须在表达式的取值范围内。除非所有条件语句中的选择值能完全覆盖CASE语句中表达式的取值，否则最末一个条件句中的选择必须用“OTHERS”表示，它代表已给的所有条件句中未能列出的其他可能的取值。CASE语句中每一条件句的选择值只能出现一次，不能有相同选择值的条件语句出现。CASE语句执行中必须选中且只能选中所列条件语句中的一条。这表明CASE语句中至少要包含一个条件语句。四选一电路描述

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux4_1ISPORT(a,b,c,d:INSTD_LOGIC;sel:INSTD_LOGIC_VECTOR(1DOWNTO0);y:OUTSTD_LOGIC);ENDmux4_1;

ARCHITECTUREoneOFmux4_1ISBEGINPROCESS(sel,a,b,c,d)BEGINCASEselISWHEN“00”=>y<=a;WHEN“01”=>y<=b;WHEN“10”=>y<=c;WHEN“11”=>y<=d;WHENOTHERS=>y<=’X’;ENDCASE;ENDPROCESS;ENDone;SIGNALvalue:INTEGERRANGE0TO15;SIGNALout1:STD_LOGIC;...CASEvalueIS--缺少以WHEN引导的条件句ENDCASE；...CASEvalueISWHEN0=>out1<='1';--value2～15的值未包括进去WHEN1=>out1<='0';ENDCASE...CASEvalueISWHEN0TO10=>out1<='1';--选择值中5～10的值有重叠WHEN5TO15=>out1<='0';ENDCASE;CASE语句使用中几种容易发生的错误二、有限状态机状态机的优点（1）高效的顺序控制模型。（2）容易利用现成的EDA优化工具。（3）性能稳定。（4）设计实现效率高。（5）高速性能。（6）高可靠性能。

VHDL状态机的一般形式

一般有限状态机的结构

1.说明部分2.主控时序进程负责状态机的运转和在时钟驱动下负责状态转换的进程。

当时钟发生有效跳变时，状态机的状态才发生变化。一般地，主控时序进程可以不负责下一状态的具体取值。REG:PROCESS(reset,clk)—主控时序进程

BEGINIFreset='1'THENcurrent_state<=s0;ELSIFclk='1'ANDclk'EVENTTHEN

current_state<=next_state;

ENDIF;ENDPROCESS;

3.主控组合进程

时序进程组合进程COM:PROCESS(current_state,state_inputs) –主控组合进程BEGINCASE

current_state

IS

WHENs0=>comb_outputs<=5;

IFstate_inputs="00"THENnext_state<=s0;ELSEnext_state<=s1;ENDIF;

WHENs1=>comb_outputs<=8;IFstate_inputs="00"THENnext_state<=s1;ELSEnext_state<=s2;ENDIF;

WHENs2=>comb_outputs<=12;

IFstate_inputs="11"THENnext_state<=s0;ELSEnext_state<=s3;ENDIF;

WHENs3=>comb_outputs<=14;IFstate_inputs="11"THENnext_state<=s3;ELSEnext_state<=s0;ENDIF;

ENDcase;ENDPROCESS;ENDbehv;4.辅助进程接下页接上页Moore型有限状态机的设计ADC采样控制设计及多进程结构状态机

ADC采样控制设计及多进程结构状态机

ADC采样控制设计及多进程结构状态机

共有5个工作状态S0，s1，初始化并启动ADCS2，数据转换状态，当EOC=0时表示转换结束S3，允许输出转换好的数据S4，状态机向锁存器发出信号LOCK，锁存器对转换器输出数据逐位锁存ADC采样控制设计及多进程结构状态机

7.2.1ADC采样控制设计及多进程结构状态机

接下页7.2Moore型有限状态机的设计7.2.1ADC采样控制设计及多进程结构状态机

接上页ADC采样控制设计及多进程结构状态机

7.2.1ADC采样控制设计及多进程结构状态机

Moore型有限状态机的设计序列检测器之状态机设计

接下页7.2.2序列检测器之状态机设计

接上页序列检测器之状态机设计

Mealy型有限状态机的设计

接下页接上页由于并行的时钟上升与DIN2输入数据之间存在交错，输出短暂数据，导致毛刺竞争(Competition):在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于不同途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争。冒险(risk)：信号在器件内部传递有延时，延时的大小与连线长短和逻辑单元数目有关，同时受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在冒险。竞争冒险接下页接上页接下页接上页状态8，完成检测，输出高电平状态机图形编辑设计方法同步复位异步复位源状态目标状态转换条件当前时钟周期下一时钟周期（晚一周期）41写在最后成功的基础在于好的学习习惯Thefoundationofsuccessliesingoo