LPDDR结构供电电路

文档来源网络侵权请联系删除PAGE2LPDDR结构DDRPHY是DDRcontroller和DRAM之间的桥梁，目前在DDRIP的市场上，国际厂商占据较高的市场份额，而国内IP企业占比很小，究其原因，主要是由于DDRPHY具有较高的技术门槛，要在这类PHY上实现突破并不容易。首先与其说DDRPHY是一个芯片技术，不如说DDRPHY是一门系统工程。DDR的数据传输采用并行多位、单端突发的传输模式，对电源完整性PI（PowerIntegrity，电源完整性）和信号完整性SI（SignalIntegrity，信号完整性）的要求很高。另一方面，DDR可以说是对训练（Training）要求最多的接口。各种训练是否获得最佳的结果直接影响DDR工作的可靠性。对于PHY开发人员来说，既要懂物理层的设计，也要懂训练算法的设计，只有这样才能开发出可靠的产品，然而这又无形中抬高了设计的门槛。最后，如何实现高速的单端信号传输，是DDRIO设计的一大考验。DDR数据传输的特点是：多位并行传输，单端数据突发模式。目前SoC可以集成多达72位（DDR4带ECC）的DDR接口，多位并行传输在封装和PCB上的布线是非常复杂的，很多走线有一定等长要求，同时还要尽量减小线间串扰，所以合格的封装和PCB设计是一大挑战。另外突发模式的传输，SSO（SimultaneousSwitchingOutput）噪声也会严重影响DDR的性能。所以DDR稳定的工作需要可靠的SI和PI分析。在芯片开发早期，确定好芯片的PAD规划和封装规划，对于设计后期优化DDR的SI和PI性能至关重要。芯耀辉在系统级芯片设计早期、IO准备阶段就开展SI和PI的分析，提前帮助客户规划，以确保集成的DDRPHY的量产性能。如下图SI和PI流程示意图。关键技术点二：高可靠性训练设计DDR系统的稳定工作离不开各种训练。在启动的时候需要做初始化的CATraining，WriteLeveling，ReadLeveling和WriteEyeTraining等一系列训练，对于DDR4、LPDDR4及以上的更高协议，还需要VREF的二维训练。基于纯硬件的方式无法提供复杂的训练范式。例如JEDEC的DDR4协议里面规定了DRAM只能提供简单的01010101等范式，这对于高速DDR的训练是不足够的，因为这些范式频率单一，无法反映数据通道衰减带来的码间串扰（ISI）。另外，不同范式在终端的反射也会不一样。所以如果采用JEDEC规定的简单范式来训练DDR，特别是在较高速率下，不能得到一个最优化的训练结果。关键技术点三：高性能DDRIO设计关键技术点四：支持多频点的快速频率切换技术实现低功耗设计DDR是SoC系统中的功耗大户，如何减小DDR的功耗一直是DDR技术革新的动力和方向之一。最直接的方法就是降低供电电压，而这正是DRAM规范的演进之路。另一方面，从DDR4和LPDDR4开始，DRAM规范定义了PODIO架构（针对DDR4和DDR5）、LVSTLIO架构（针对LPDDR4和LPDDR5）和数据总线倒置（DBI）技术，能有效地减小IO端的功耗。以上降低功耗的方法是JEDEC规范限定的技术，xxx还开发出一种动态频率切换技术，能有效降低系统总功耗。该技术在DRAM初始化的时候可以训练多达多个频率点的配置，并保存相关训练结果。当系统确定不需要DRAM工作在高频率时，可以通知DDR控制器，然后DDR控制器会通知DFI，并让DRAM进入自刷新状态，之后频率切换就会自动在DFI和DDRPHY内部进行，频率切换完成之后DDR控制器则会让DRAM退出自刷新，这样DDR就可以切换到一个较低的工作频率，从而降低功耗。相较于同类产品，该技术最大特点是整个过程无需固件接入，在新的频率点无需重新做训练，从而快速稳定地实现频率切换。LPDDR控制器架构：LPDDR供电电源域1,PHYandcontroller：VDD：0.75V（digital）VDDQ:IO(0.6VforLPDDR4；0.5VforLPDDR5)VDD2H：VDD2H_CKE1.1V,retention时需要VAA_VDD2H:1.8VPLL2,DDRDRAMVDD1VDD2VDDQ：IO（(0.6VforLPDDR4；0.5VforLPDDR5)LPDDR5内部有三组电压：VDD1/VDD2/VDDQ，其中VDD2又分为VDD2H和VDD2L，VDD1和VDD2属于Core电源，VDDQ属于I/O接口电源。相比LPDDR4X，LPDDR5的VDD2H由1.1V降至1.05V，V