3D封装技术总结

3D2023-8-13 RogerAllan，ElectronicDesign 来源:半导体国际我要评论(0)核心提示：随着芯片、晶圆和封装水平的提高，层叠技术连续受到欢送。两种最热门核心提示：随着芯片、晶圆和封装水平的提高，层叠技术连续受到欢送。两种最热门的封装趋势是叠层封(PoP)和多芯片封装(MCP)方法。低产率芯片似乎倾向于PoP，而高密度和高性能的芯片则倾向于MCP。另一个扩展方面是以系统级封装(SiP)技术为主，其中规律器件和存储器件都以各自的工艺制造，然后在一个SiP45纳米甚至32纳米节点，为互连问题。Z3D进的、阅历证牢靠的引线键合技术来满足消费者需求，同时瞄准承受硅通孔(through-siliconvia，TSV)技术的倒装焊接和晶圆键合。3DAmkor、IBM、IMEC、Intel、QimondaAG、Samsung,STATSChipPACTesseraTezzaronXanoptixZiptronixZyCube3DTSV3D例如，先进半导体组装和测试效劳供给商Amkor技术公司，以及位于比利时的非赢利性的纳米电子和纳米技术争论中心IMEC，达成了一个为期两年的合作协议，开发本钱效益3DYoléDévelopment2D3D存。该公司同时估量TSV技术将主宰将来的高密度封装。据该公司称，TSV技术首先将会用ASIC和片上系统(SoC)芯片形式的把握器件。随着芯片、晶圆和封装水平的提高，层叠技术连续受到欢送。两种最热门的封装趋势是叠层封(PoP)和多芯片封装(MCP)方法。低产率芯片似乎倾向于PoP，而高密度和高性能的芯片则倾向于MCP。另一个扩展方面是以系统级封装(SiP)技术为主，其中规律器件和存储器件都以各自的工艺制造，然后在一个SiP存储器技术很可能是首个在生产根底上完全使用TSV的技术。三星电子已经制造出承受晶圆级封装(WSP)TSV的全DRAM分层造成性能下降。晶圆级处理的叠层式封装包括用于2G位高密度存储器的4个512M位双倍速率(DDR2)DRAMDRAMTSV4G(DIMM)。与引线键合技术相比，这种专利技术可形成激光切割的微米级的孔，与硅基底垂直，将存储器电路直接与铜填充材料相连芯片。同时，TezzaronFaStackWSP，此技术可以实现在一个薄的3D封装内将传感器、信号调理、存储器以及处理器芯片叠1)。甚至印刷电路板(PCB)技术也是3D的了。松下电子的微细集成加工技术(MIPTEC)可以承受密脚距激光成图技术在注塑成型的衬底上实现3DPCB。松下称承受MIPTEC，可以开发需要灵敏性、小型化以及光学特性、电子特性及热特性的任何数量的器件。3DZiptronix(DBI10μm2μm1μm。SematechSematech3D互于2023年，已经被设计为半导体国际技术进展蓝图(ITRS)。TSV代表了此工程的一个焦点领域。淘汰引线键合？很多封装专家认为TSVTSV引线键合是一种利用现有设备可以简洁实现的成熟技术，不过，IC裸片之间的路径长度并不需要最短。引线键合机的布局区分率大小上，特别是在承受外表贴装技术(SMT)时。引线键合叠层式芯片同时也要求相互之间有空间，而引线本身也会占用空间。毫无疑问，引线键合是一种重要的技术工具，但将来会面临某些限制。引线键合要求样的争议，就是引线键合会引入潜在的牢靠性问题，虽然这方面的记录远不确定。尽管如此，处于领先地位的半导体芯片公司还将连续推动这一广泛应用的技术，他们TSV16NANDMCP16G字节。“谁也不要知道引线键合技术能走多远，”三星存储器事业部互连产品和技术组总工程师DonghoLee为抑制引线键合凸点的局限，Tessera(CSP)，缩小高密度面阵列CSP/CSPSMT0.5mm(BGA300μm凸点直径比较,这种微接触凸点的直200μm2)。AkitaElpidaMCP模块，在一个1.4mm2030如此薄裸片的设备。Akita40μm配的注入树脂的方法。承受倒装芯片技术替代引线键合的状况越来越多。倒装芯片技术将裸片朝下与承受BGA技术或其它导电凸点的PCB或基底相连,这样不仅能取掉引线键合，同时也能提高信号速率并降低总尺寸限制。Freescale半导体公司的重分布芯片封装(RCP)方法将倒装芯片技术更向前推动了一步3PoPI/ORCPASIC，如存储器、应用处理器、蓝牙模块或相机模块。Freescale称，与SiP和一般PoPRCP公司在其移动极限融合(MXC)平台上承受了RCP技术，有一个单核调制解调器、一个共享内GSM(GroupeSpécialMobile)EDGE(增加数据率GSM3G25Tessera的MicroPILRPoP100μm，0.3mm4)。纵向高度不到180μm40～375μm350～500μmSamsungFusion(融合)打算寻求开发“真正”的3D12“IEEE(IEDM32互连层内的超密集NAND初始单元是在一大块硅晶圆上制作的。然后，其余单元在一个薄的类似SOI(绝缘体上硅)单晶体硅层上制作，该层是在线反面电介质上生长的，两层之间有一根共用源极线。该共用源极线解决了浮动薄体SOI构造可能消灭的问题，此构造只允许一次擦除一个单元。SamsungSOISTATSChipPAC3D在单个封装内封装(PiP)中集成了基带、存储器以及模拟功能。TSV实现TSV主要有两种方法：传统的干法腐蚀和激光钻孔。在IC晶圆制造厂还是在IC封装厂制备TSV孔，如陶瓷、金属和稀土氧化物、以及分层化合物的聚合材料。通常认为，TSVYetJeffreyAlbelo1000蚀(DRIE)方法的本钱低。他是依据原始钻孔率数据得出这一结论的。如今，更多的公司将TSVICITRSTSV今年年底前公布。IBM宣布将开头尝试第一个使用TSV连接的商用设备。在明年前，该公司还将批量生100材料ICICIC挤，会引起时序延迟及其他一些问题。对规律和DRAM电路，预期转向铜互连后，电阻将会增加，这是不期望消灭的。3DKulicke&SoffaFormax，3～16320碳纳米管(CNT)将来可能用作3D互连材料。CNT可能会在每一给定面积传输更大的电1x107A/cm232nm设计CNT450℃300mm32nmCNT5)。该公司的争论人员正在努力，使其尽可能匹配兼容CMOS400℃的电阻。将来技术路线3D封装方法的速度有多快？面对热水平不断的增加备和工具有哪些，其对准和精度水平能到达所需要的水平吗？大多数IC专家认为可能会经受以下几个阶段。具有TSV和导电浆料的快闪存储器晶圆叠层很可能会进展，随后会有外表凸点间距小至5μmIC外表-外表键合消灭。最终，硅上系统将会进展到存储器、图形和其他IC微机电系统(MEMS)IC工具制造商已经着手开发适合马上降落的3D时代用的工具。这些工具目前用于更宽的数百微米线宽腐蚀侧边和沟槽，可能会作改进，以用于一般45nm和32nmTSV3D3D(EMC-3D50～300mm5～30μmEVGroup、Semitool公司和XSiL公司有美国罗姆·哈斯(Rohm&Haas)公司、美国霍尼威尔(Honeywell)公司、美国Enthone公司以及美国AZ公司；Isonics公司供给晶圆效劳支持；