半导体集成电路的可靠性设计

6.2半导体集成电路的牢靠性设计军用半导体集成电路的牢靠性设计是在产品研制的全过程中，以预防为主、加强系统治理的思想为指导，从线路设计、幅员设计、工艺设计、封装构造设计、评价试验设计、原材料选用、软件设计等方面，实行各种有效措施，力争消退或掌握半导体集成电路在规定的条件下和规定时间内可能消灭的各种失效模式，从而在性能、费用、时间〔研制、生产周期〕因素综合平衡的基础上，实现半导体集成电路产品规定的牢靠性指标。依据内建牢靠性的指导思想，为保证产品的牢靠性，应以预防为主，针对产品在研制、生产制造、成品出厂、运输、贮存与使用全过程中可能消灭的各种失效模式及其失效机理，实行有效定量化的指标。在综合平衡牢靠性、性能、费用和时间等因素的根底上，通过实行相应有效的可靠性设计技术使产品在全寿命周期内到达规定的牢靠性要求。概述牢靠性设计应遵循的根本原则必需将产品的牢靠性要求转化成明确的、定量化的牢靠性指标。必需将牢靠性设计贯穿于产品设计的各个方面和全过程。从国情动身尽可能地承受当今国内外成熟的技术、构造、工艺。设计所选用的线路、幅员、封装构造，应在满足预定牢靠性指标的状况下尽量简化，避开简单构造带来的牢靠性问题。牢靠性设计实施过程必需与牢靠性治理严密结合。牢靠性设计的根本依据合同书、研制任务书或技术协议书。产品考核所遵从的技术标准。产品在全寿命周期内将遇到的应力条件〔环境应力和工作应力。产品的失效模式分布，其中主要的和关键的失效模式及其机理分析。定量化的牢靠性设计指标。生产〔研制〕线的生产条件、工艺力量、质量保证力量。设计前的预备工作将用户对产品的牢靠性要求，在综合平衡牢靠性、性能、费用和研制〔生产〕周期等因素的根底上，转化为明确的、定量化的牢靠性设计指标。对国内外相像的产品进展调研，了解其生产研制水平、牢靠性水平〔包括产品的主要失效模式、失效机理、已实行的技术措施、已到达的质量等级和失效率等〕以及该产品的技术进展方向。(3)对现有生产〔研制〕线的生产水平、工艺力量、质量保证力量进展调研，可通过通用和特定的评价电路，所遵从的认证标准或统计工艺掌握〔SPC〕技术，获得在线的定量化数据。1/27牢靠性设计程序分析、确定牢靠性设计指标，并对该指标的必要性和科学性等进展论证。制定牢靠性设计方案。设计方案应包括对国内外同类产品〔相像产品〕的牢靠性分析、牢靠性目标与要求、根底材料选择、关键部件与关键技术分析、应掌握的主要失效模式以及应采取的牢靠性设计措施、牢靠性设计结果的估量和牢靠性评价试验设计等。牢靠性设计方案论证〔可与产品总体方案论证同时进展。设计方案的实施与评估，主要包括线路、幅员、工艺、封装构造、评价电路等的牢靠性设计以及对设计结果的评估。样品试制及牢靠性评价试验。样品制造阶段的牢靠性设计评审。通过试验与失效分析来改进设计，并进展“设计－试验－分析－改进”循环，实现产品的牢靠性增长，直到到达预期的牢靠性指标。最终牢靠性设计评审。求也应作为设计定型的必要条件。集成电路的牢靠性设计指标稳定性设计指标半导体集成电路经过贮存、使用一段时间后，在各种环境因素和工作应力的作用下，某些电性能参数将渐渐发生变化。假设这些参数值经过肯定的时间超过了所规定的极限值即判为失效，这类失效通常称为参数漂移失效，如温漂、时漂等。因此，在确定稳定性设计指标时，必需明确规定半导体集成电路在规定的条件下和规定的时间内，其参数的漂移变化率应不超过其规定值。CMOSI

和输出电流I、I

变化量规定值为：12524△IOD

OD500mA；

OL OH12524I、I变化范围为±20％。极限性设计指标

OL OH半导体集成电路承受各种工作应力、环境应力的极限力量是保证半导体集成电路牢靠性的主要条件。半导体集成电路的电性能参数和热性能参数都有极限值的要求，如双极器件的最高击穿电压、最大输出电流、最高工作频率、最高结温等。极限性设计指标确实定应依据用户提出的工作环境要求。除了遵循标准中必需考核的工程之外，对影响产品牢靠性性能的关键极限参量也应制定出明确的量值，以便在设计中实行措施加以保证。牢靠性定量指标表征产品的牢靠性有产品寿命、失效率或质量等级。假设半导体集成电路产品的失效规律符合指数分布时，寿命与失效率互为倒数关系。通常半导体集成电路的牢靠性指标也可依据所遵循技术标准的质量等级分为S级、B级、B1级。应掌握的主要失效模式半导体集成电路品的研制应依据电路的具体要求和相像产品的生产、使用数据，通过牢靠性水平分析，找到可能消灭的主要失效模式，在牢靠性设计中有针对性地实行相应的订正措施，以到达掌握或消退这些失效模式的目的开路、参数漂移、漏气等，其主要失效机理为电迁移、金属腐蚀、静电放电、过电损伤、热载流子效应、闩锁效应、介质击穿、α辐射软误差效应、管壳及引出端锈蚀等。集成电路牢靠性设计的根本内容线路牢靠性设计线路牢靠性设计是在完成功能设计的同时，着重考虑所设计的集成电路对环境的适应性和功能的稳定性。半导体集成电路的线路牢靠性设计是依据电路可能存在的主要失效模式，尽可能在线路设计阶段对原功能设计的集成电路网络进展修改、补充、完善，以提高其牢靠性。如半导体芯片本身对温度有肯定的敏感性，而晶体管在线路到达不同位置所受的应力也各不一样，对应力的敏感程度也有所不同。因此，在进展牢靠性设计时，必需对线路中的元器件进展应力强度分析〔一般可通过SPICE和有关模拟软件来完成能参数值的容差范围进展优化设计，以保证在规定的工作环境条件下，半导体集成电路整体的输出功能参数稳定在规定的数值范围，处于正常的工作状态。线路牢靠性设计的一般原则是：线路设计应在满足性能要求的前提下尽量简化；，避开满负荷工作；在同样的参数指标下，尽量降低电流密度和功耗，削减电热效应的影响；管进展瞬态电压保护，承受串联限流电阻限制瞬态脉冲过电流值。幅员牢靠性设计幅员牢靠性设计是依据设计好的幅员构造由平面图转化成全部芯片工艺完成后的三维图像，依据工艺流程依据不同构造的晶体管〔双极型或MOS型等〕可能消灭的主要失效模式来审查幅员构造的合理性。如电迁移失效与各部位的电流密度有关，一般规定有极限值，应依据幅员考察金属连线的总长度，要经过多少爬坡，估量工艺的误差范围，计算出金属涂层最薄位置的电流密度值以及消灭电迁移的概率。此外，依据工作频率在超高频状况下平行线之间的影响以及对性能参数的保证程度，考虑有无消灭纵向或横向寄生晶体管构成潜在通路的可能性。对于功率集成电路中发热量较大的晶体管和单元，应尽量分散安排，并尽可能远离对温度敏感的电路单元。工艺牢靠性设计为了使幅员能准确无误地转移到半导体芯片上并实现其规定的功能，工艺设计格外关键。一〔如SUPREM等程中的牢靠性设计主要应考虑：原工艺设计对工艺误差、工艺掌握力量是否赐予足够的考虑〔裕度设计监控措施〔利用PCM测试图形；各类原材料纯度的保证程度；工艺环境干净度的保证程度；特定的保证工艺，如钝化工艺、钝化层的保证，从材料、工艺到介质层质量〔构造致密度、外表介面性质、与衬底的介面应力等〕的保证。封装构造牢靠性设计封装质量直接影响到半导体集成电路的牢靠性。封装构造牢靠性设计应着重考虑：变脆对键合拉力的影响；此外，还应留意粘合剂的润湿性，以掌握粘合后的孔隙率；管壳密封后气密性的保证；封装气体质量与管壳内水汽含量，有无有害气体存在腔内；功率半导体集成电路管壳的散热状况；管壳外管脚的锈蚀及易焊性问题。牢靠性评价电路设计为了验证牢靠性设计的效果或能尽快提取对工艺生产线、工艺力量有效的工艺参数，必需通过相应的微电子测试构造和测试技术来采集。所以，评价电路的设计也应是半导体集成电路牢靠性设计的主要内容。一般有以下三种评价电路：工艺评价用电路设计主要针对工艺过程中误差范围的测定，一般承受方块电阻、接触电阻构成的微电子测试构造来测试线宽、膜厚、工艺误差等。牢靠性参数提取用评估电路设计针对双极性和CMOS争论出一些能评价其主要失效机理的评估电路。宏单元评估电路设计针对双极型和CMOS型电路主要失效模式与机理的特点元和关键单元电路的微电子测试构造，以便通过工艺流程争论其失效的规律性。牢靠性设计技术牢靠性设计技术分类方法很多，这里以半导体集成电路所受应力不同造成的失效模式与机理为线索来分类，将半导体集成电路牢靠性设计技术分为：〔1〕子效应设计；〔2〕.耐环境应力设计技术：包括耐热应力、耐机械应力、耐化学应力和生物应力、耐辐射应力设计；〔3〕稳定性设计技术：包括线路、幅员和工艺方面的稳定性设计。在下面几节将对这些技术进展具体阐述。耐电应力设计技术半导体集成电路所承受过高电应力的来源是多方面的，有来自于整机电源系统的瞬时浪涌电流、外界的静电和干扰的电噪声，也有来自于自身电场的增加。此外，雷击或人为使用不当〔如也会产生过电应力。CMOS中功率晶体管的二次击穿失效和电热效应失效等；过电压应力则造成绝缘介质击穿和热载流子效应等。抗电迁移设计电迁移失效是在肯定温度下，当半导体器件的金属互连线上流过足够大的电流密度时，被激发的金属离子受电场的作用形成离子流朝向阴极方向移动，同时在电场作用下的电子通过对金属离子的碰撞给离子的动量形成朝着金属模阳极方向运动的离子流。在良好的导体中，动量交换力比静电力占优势，造成了金属离子向阳极端的净移动，最终在金属膜中留下金属离子的局部积存〔引起短路〕和空隙〔引起开路。MOS和双极器件对这一失效模式都很敏感，但由于MOS器件属于高阻抗器件，电流密度不大，相对而言，电迁移失效对MOS器件的影响比双极器件小。在各种电迁移失效模型中引用较多的为下式MTF=AWPLqJ-nexp(

Ea) 〔6.1〕kT式中，MTFA、p、q均为常数，W是金属条线宽，L是金属条厚度，J是电流密度，n2，Ea

为激活能，k是玻尔兹曼常数，T是金属条确实定温度。为防止电迁移失效，一般实行以下设计措施：在铝材料中参加少量铜〔一般含2％重量比，或参加少量硅〔含0.3，或在铝条上掩盖Al-Cu40用下会迁移到PNPN在铝膜上掩盖完整的钝化膜。降低互连线中的电流密度。对于互连线厚度大于0.8μm、宽度大于6μm的电流密度设计容限一般规定如下：有钝化层的纯铝合金条，电流密度≤×1A/c2；无钝化层的纯铝或铝合金条，≤2×15A/c2；金膜，≤6×105A/c；其它各种导电材料膜条，2×105A/c2。对于VLSI中金属互连线的电流密度设计容限的要求应更加严格，应取≤10A/cm2一设计容限值是导体电流、温度和温度梯度的函数。加强工艺掌握精度，削减铝互连线的工艺缺陷。金(AuAu-Si－硅之间引入衬垫金属，如Pt-Ti-Pt-Au可考虑用钼、钨、氮化钛氮化钨等高熔点金属替代铝作电极材料。抗闩锁设计CMOS集成电路含有nMOS和p沟MOSnpnpnpnp寄生可控硅构造中同时形成正反响过程，此时寄生可控硅构造处于导通状态。只要电源不切断，即使触发信号已经Latch-up)。CMOS·外加干扰噪声进入寄生可控硅，使某个寄生晶体管触发导通。·满足寄生可控硅导通条件:RnRw R

1 〔6.2〕R rw cn

R rS cpn

和α分别为npnpnprrp cn

分别为npnpnp串联电阻；R和R分别为npn管pnpEBα、α

与外加噪声引起的初始导W S n p通电流有关外，全部以上各参数均由CMOS半导体集成电路的幅员和工艺条件打算。·导通状态的维持。当外加噪声消逝后，只有当电源供给的电流大于寄生可控硅的维持电流或电路的工作电压大于维持电压时，导通状态才能维持，否则电路退出导通状态。抗闩锁的设计原则抗闩锁牢靠性设计总的原则是：依据寄生可控硅导通条件，设法降低纵、横向寄生晶体管的电流放大系数，削减阱和衬底的寄生电阻，以提高造成闩锁的触发电流阈值，破坏形成正反响的条件。〔3〕幅员抗闩锁设计·尽可能增加寄生晶体管的基区宽度，以降低其β。对于横向寄生晶体管，应增加沟道MOS管与P沟道MOS管的间距；对纵向寄生晶体管，应增加阱深，尽可能缩短寄生晶体管基极与放射极的n+区与p+区的距离，以降低寄生电阻。尽可能多开设电源孔和接地孔，以便增长周界；电源孔尽量设置在PMOSPPMOSP阱内，尽量削减P阱面积，以削减寄生电流。·6.1·6.2·6.36.1CMOS6.2CMOS6.3体硅CMOS(4)工艺抗闩锁设计·承受掺金、本征吸杂、中子或电子辐照等方法，以降低寄生晶体管的电流放大系数；·在低阻的n+衬底上生长n-外延层，再作p阱和n＋、p＋源接触，形成低阻衬底来降低衬底寄生电阻；MOSpn得多，可大大减弱闩锁效应；·承受在绝缘衬底上生长硅外延层的CMOS/SOI防静电放电设计静电放电(ESD应力的瞬间以及器件对地的绝缘程度。假设器件的某一引出端对地短路，则放电瞬间产生电流脉冲假设器件与地不接触，没有直接电流通路，则静电源不是通过器件到地直接放电，而是将存贮电荷传到器件，放电瞬间表现为产生过电压导致介质击穿或外表击穿，这就属于静电效应。预防半导体集成电路静电放电失效的设计措施主要有：MOS6.46.5电保护电路。双极型器件防静电放电失效设计。图6.6为双极型器件防静电保护电路。CMOS6.7CMOS以上防静电保护电路中选用的元件一般要求具有高耐压、大功耗和小动态电阻，使之具有较强的抗静电力量。同时，还要求具有较快的导通速度和小的等效电容，以削减保护电路对电路性能的影响。6.4MOS6.5MOS〔a〕〔b〕〔c〕等效电路6.6双极型器件静电保护电路〔a〕〔b〕钳位二极管〔a〕 (b)6.7CMOS〔a〕〔b〕承受集中电阻防热载流子效应设计防热载流子效应设计主要是实行减弱MOS场效应晶体管漏极四周电场强度的构造，一般通过工艺来形成轻掺杂漏极〔LDD〕构造。首先对产品硅栅极进展掩膜形成n+区，再用化学气相淀积〔CVD〕CVD侧壁。对这个侧壁进展掩膜，便形成高浓度区n+。由于在LDD构造中n-、n+区是分别形成的，便于各区选取最正确浓度。这种工艺易于形成，重复性也好，是行之有效的方法。图6.8为LDD6.96.10分别为改进的LDD构造，即埋层LDD〔BLDD〕和双注入LDD构造DI-LD。6.8LDD图6.9埋层LDD构造 图6.10双注入LDD构造耐环境应力设计技术耐热应力设计(1)热应力引起半导体集成电路的失效热应力引起的失效可以分为两种状况：·由于高温而引起的失效。高温可能来自四周环境温度上升，也可能来自电流密度提高造成的电热效应。温度的上升不仅可以使器件的电参数发生漂移变化，如双极器件的反向漏电流和电流增益上升,MOS器件的跨导下降,甚至可以使器件内部的物理化学变化加速劣化，缩短器件寿命或使器件烧毁，如加速铝的电迁移、引起开路或短路失效等。·温度猛烈变化引起的失效。温度变化可以在具有不同的热膨胀系数的材料内形成不匹配应力，造成芯片与管脚间的键合失效、管壳密封性失效和器件某些材料的热疲乏劣化。半导体集成电路集成度、功率密度的不断提高和封装管壳的不断削减，使热应力引起的牢靠性问题变得更加突出。反映半导体集成电路热性能的主要参数Tjm

和热阻RT来表征半导体集成电路的耐热极限和散热力量使电路的结温上升。当结温高于环境温度T时，热量靠温差形成的集中电流由芯片通过管壳向外散发，散发出的热量随温差的增大而a增加，当结温上升到耗散功率能全部变成散发热量时，结温不再上升，这时电路处于动态热平衡状态。平衡时结温的大小取决于耗散功率和电路的散热力量，耗散功率越大或电路的散热力量越差，结温就高；热阻越大则表示散热力量越差。耐热应力设计的方法半导体集成电路的热设计就是尽力防止器件消灭过热或温度交变诱生失效，主要包括：·管芯热设计。主要通过幅员的合理布局使芯片外表温度尽可能均匀分布，防止消灭局部的过热点。·封装键合热设计。主要通过合理选择封装、键合和烧结材料，尽可能降低材料之间的热不匹配性，防止消灭过大的热应力。半导体集成电路常用材料的典型热特性值见表6.1。·管壳热设计。应着重考虑功率器件应具有足够大的散热力量。对于耗散功率较大的集成电路，为了改善芯片与底座接触良好，多承受芯片反面金属化和选用绝缘性与导热性好的氧化铍陶瓷，以增加散热力量。承受不同标准外壳封装的半导体集成电路热阻的典型值见表6.2。·为了使半导体集成电路能正常地、长期牢靠地工作，必需规定一个最高允许结温T。综合jm各种因素，微电子器件的最大允许结温为：塑料封装硅器件一般为125～150℃，金属封装硅器件150～17570～90℃。热膨胀系数弹性系数热导率热膨胀系数弹性系数热导率分类材料(×10-6/)〔×10/mm〕(cal/cm.s.℃)Si4.20.65～1.690.41芯片GaAs0.13SiO0.6～0.9～0.70.01～0.02介质膜2SiN342.8～3.2～3.20.03～0.05互连线键合引线引线框架烧结塑料树脂Al23.00.690.56Au14.20.830.76Cu171.10.94柯阀合金4.41.40.395Mo5.20.37Au-Si10～130.71～0.770.68银桨30～1000.02～0.04(6～30)10-4热硬化18～700.15～0.16～16×10-4环氧树脂环氧树脂RR℃/W)器件引出端数扁平陶瓷双列直插陶瓷双列直插塑料8150135150141201101201612010011824906085耐机械应力设计半导体集成电路在运输和使用现场中将受到各种形式机械环境因素的作用，其中最常见、影响最大的是振动和冲击。此外，离心、碰撞、跌落、失重、声振等机械作用也会对半导体集成电路施加不同程度的机械应力。振动和冲击对半导体集成电路性能的影响·振动的影响。振动是周期性的施加大小交替的力。依据力的作用频率不同，振动可分为固定频率、周期变频和随机性振动等三种状况。通常遇到的振动是在肯定范围内的随机振动，随机振动实际可能到达0～10000Hz，电子产品受振动影响的频率范围通常为20～2023Hz。一般认为，20Hz2023Hz产生疲乏损伤，使其构造松动，特别简洁发生引线断裂、开焊、局部气密封接处消灭裂缝等，轻则引起参数变化，重则造成失效。特别是，当半导体集成电路本身的固有频率在设备的振动频率谱范围内时，会消灭共振现象。共振将使半导体集成电路的引线疲乏，使参数发生不行逆的变化而失效。此外，过大的振幅可能使脆性材料断裂，热性材料变形，造成产品构造严峻损坏。·冲击的影响。冲击是对产品施加突发性的力，其加速度很大，致使半导体集成电路在瞬间受到猛烈的机械冲击，可造成电路的机械构造损坏，也可造成内引线的键合点脱开或内引线折断而引起开路失效。此外，还会使芯片产生裂纹或与管座脱离。在各种环境条件下的冲击加速度如6.36.3各种环境条件下的冲击加速度环环境条 件工作状态加 速 度〔g〕汽车正常行驶中5～7地面火车刹车或连接30～45卡车碰撞50装甲车碰撞装甲车碰撞200正常航行很小猛烈战斗g舰载、炸弹、火箭等爆炸1000～5000造成的冲击波〔1ms〕正常状况4～8机载非正常状况25～30放射时的有关部位50～75放射器分别时放射和爆炸炮弹爆炸中心半径内1000〔持续0.1～0.2ms〕炮弹放射时的冲击加速度耐机械应力牢靠性设计方法o·使半导体集成电路的固有频率移出振源和设备的振动频段。通常的设计是使固有频率到达设备机柜固有频率的两倍以上。半导体集成电路的固有频率计算格外简单，可以参照元器件的计算公式来估算，也可以用模拟试验方法经过试验来测定。对于双端元器件的固有频率(f)可按下o式进展计算〔卧式安装〕

1fo2

192EJgHz 〔6.4〕mL3E为弹性模量dyn/c3或Kg/c2L(cmJ惯性矩，对于园引线为/64，D为引线直径(mm)；m是元器件的质量(g)；g是重力加速度(=980cm/2)。·半导体集成电路的工作环境有可能发生共振时，应在设计时做出适当的加固减振及隔离措施，并经试验后承受。耐辐射应力设计射效应、电磁脉冲烧毁、α粒子辐照软误差失效等。器件的选择组成军用半导体集成电路所用的器件，应选择抗辐射力量强的器件。在各种半导体器件中，NMOSCMOS/SOSTTL器件和CMOS它抗辐射要求的电子系统中。对于各种器件组成的半导体集成电路，其加固与未加固的耐辐射力量6.4，供设计时参考。6.4各种半导体集成电路抗辐射力量的比较抗电离辐射力量抗瞬时电离辐射力量抗中子辐射力量 〔戈瑞〔硅〕/s〕〔戈瑞〔硅〕/s〕微电路名称〔cm2〕未加固 加固未加固 加固双极规律电路1×1014 105106 >10810106 >107双极线性电路1011013 103 >2×103105 106108I2L(1～5)×1013 103104 104105107 107108ECL1×1015 105 />106 /CMOS/SOS1×101～11016 1×102 10410510109 /CMOS1×1015 1×102 104105106 107108NMOS1×1015 1×10 10210105 /半导体集成电路的辐射损伤阈值一般要求到达：耐中子辐射力量 大于1014中子/cm2；耐电离辐射力量 ×11×16拉德耐瞬时辐射力量 1×109拉德(Si)。双极型半导体集成电路耐辐射加固措施·承受介质隔离。与pn·平衡和补偿光电流。一般承受掺金TTL工艺和肖特基钳位TTL工艺〔STTL〕均有较好的耐辐射力量；·提高耐中子和电离辐射的力量，尽可能提高晶体管的电流增益；·对高剂量率的光电流需加以限制；·减小元器件的几何尺寸，以相应减小有源器件和寄生元件的尺寸；·尽量提高半导体集成电路的工作速度。双极型线性半导体集成电路，由于承受了横向pnp晶体管，超增益晶体管和低的工作电流，对中子辐射和电离辐射的灵敏度都比较高，会引起各种运算放大器参数的显著变化，其辐射损伤的阈值低。双极型器件加固工艺难度较大，常见的方法除了承受以上加固措施外，还应对半导体集成电路各工艺〔如氧化、退火和金属化互连线沉积〕的工艺条件实施准确掌握，并努力做好外表钝化膜，沉积的各种膜都必需使之构造致密、完整。CMOS军用CMOS承受下面一些加固工艺，使CMOS85℃HCl8570nm；·p+85℃下退火；·低温集中，n+950℃；·用电子束蒸发铝，蒸发源用氮化硼坩锅。封装构造及材料的选择封装材料、半导体集成电路芯片保护膜材料以及金属化互连线材料，应选择有良好抗辐射性的材料。线路设计中的耐辐射设计在线路设计上，要用限流电阻防止过大的瞬时过电流，可用反向二极管来抵销局部光电流，还可以承受适当的退耦、旁路、滤波和反响等措施来抵消辐射产生的不良影响。耐软误差效应设计软误差钍等，这些放射性物质所产生的α射线照耀到芯片外表，特别是照耀到存贮器件上产生的最大能9MeV5MeV。当α5MeV1.4×106MOSRAM例，这些电子空穴对在器件体内以集中方式运动，空穴移向衬底，电子被贮存势阱收集，从而使MOSRAM1〔硬错误重复发生，所以把这种错误动作叫做软错误或软错误率(SER，SoftErrorRate)。各种材料中放射性元素含有量和α射线流量率见表6.5。6.5各种材料中放射性元素含有量和α射线流量率材料名称U〔ppb〕(ppb)α射线流量(个/cm2H)沉积用铅24－陶瓷〔B〕800900.07陶瓷〔A〕9805700.10硅〔C〕20200.002〔D〕0.40.2－硅石〔E〕47011700.16硅石〔F〕150550.037/cm.H1cm2入射的α射线数掌握软误差效应的措施降低软误差效应的方法主要有：设法提高材料纯度，杜绝α射线放射源；芯片外表涂敷阻挡α射线保护层；在器件设计方面应考虑防止电子－空穴对在有源区聚拢；在电路和系统方面设法承受纠错电路。具体措施如下：·用聚酸胺等有机高分子化合物掩盖芯片外表，作为保护层减弱α粒子射入芯片的能量；·1016cm-216KDRAM50·承受抗噪声力量强的电路，如折叠位线方式等；·增加单位面积的电荷存贮容量，如承受介电常数大的材料；·在器件衬底外表四周设置势垒，防止电子或空穴集中到有源区域。如在外表下面形成高浓PP·削减位线电压浮动时间。耐化学应力与生物应力设计半导体集成电路产品有可能在比较恶劣的气候环境中贮存、运输和使用。在气候环境的诸因素中，潮湿、盐雾和霉菌是最常遇到而且影响最明显的破坏因素。它对半导体集成电路能起到加速化学腐蚀与生物腐蚀的作用。对这三方面的防护性设计通常称为“三防”设计。防潮设计潮湿气候实际上是湿度和温度形成的简单环境。这种环境对电子产品的牢靠性危害很大，必需从原材料选择、构造改进和工艺等方面承受防潮措施：·在满足性能的前提下，尽量承受吸湿性小并在湿热环境中性能稳定的材料；·当设计两种金属材料直接接触时，应尽量选择电极电位接近的材料，一般应小于0.5eV，以防电化学腐蚀的产生。局部金属的耐腐蚀性能见表6.6。·对防潮性能要求较高的器件应设计密封外壳，内部抽真空或充以保护气体。6.6局部金属的耐腐蚀性能类别类别材料名称耐腐 蚀 性能〔18－8〕1贵重金属〔金、铂、铑、铯等〕较严酷的大气条件铁素体和马氏体型不锈钢〔铬73型不锈钢〕铜和铜合金〔指不含纯铝、铝镁、铝镁硅等合金工业污秽物和盐雾的室内外不需要保护2钛镍、银、锡、铅及其合金层，但在严酷大气条件下需要加保护层碳钢、低合金钢和灰铸铁等3铝硅、铝钢等合金保护层锌和锌合金锌和锌合金防霉设计半导体集成电路使用的材料中假设含有霉菌生长的养分成分时，在潮湿条件下会促进霉菌生长生殖。器件外表长霉后，会造成漏电，绝缘电阻下降。当绝缘材料生霉达3级时，绝缘电阻下10065％。霉菌代谢物中的酸性物质对器件的构造材料具有腐蚀作用。进展防霉设计时应考虑以下三个方面：·防霉设计要与防潮设计结合考虑，如优选三防涂料〔见表6.；·尽量选用防霉性能良好的材料；·设计良好的防霉使用环境，应尽量掌握温度、湿度，并保持空气流通，必要时定期用紫外线消毒。防盐雾设计海浪拍击碎石而飞溅的水沫构成雾状进入空气它可以随风飘入沿海地区，其主要成分为NaC〔占77.8MgCl〔占10.9、MgCO、2 3CaSO4生腐蚀作用，使外表、接点处变糙而降低牢靠性。防盐雾设计技术要求如下：·必需使半导体集成电路同盐雾环境隔离开来，一般承受加密封装/罐装或涂复等方法；·在半导体集成电路外表上形成金属保护镀层，可承受电镀、热浸、化学和电化学等方法涂敷。镀层厚度有肯定要求，但并非越厚越好，推举的防护镀层的厚度见表6.8。表6.9为电镀和化学涂覆层的特性和用途。6.7三防优选涂料名称名称性能特点与用途锌黄过氯乙烯－氯化橡胶具有良好的耐湿热、耐盐雾、耐人工海水及蒸馏水等性能。与钢、铝合金、底漆镁合金有良好的附着力，适用于湿热环境及海洋性气候条件。过氯乙烯－氯化橡胶三防具有良好的防霉〔0级、耐湿热、耐盐雾、耐人工海水的性能，有肯定的清漆离热涂层外表防护。三防磁漆具良好的防霉〔0级、耐湿热、耐盐雾、耐人工海水的性能，有肯定的耐有较好的三防性能。漆膜光亮、保光、保色性好。适用于仪器、仪表的金属有较好的三防性能。漆膜光亮、保光、保色性好。适用于仪器、仪表的金属各种丙烯酸磁漆外表装饰防护。有较好的三防性能及优良的耐磨性能，与金属材料、塑料有良好的附着力，可用作三防电机、电器保护装饰涂料。电机灰聚氯酯漆有机硅改性聚氨酯器件的三防处理。三防涂料.聚氨酯清漆元器件的三防处理。基镀层推举厚度(μm)材基镀层推举厚度(μm)材气候环境严峻度气候环境严峻度气候环境严峻度气候环境严峻度15～2015～207～10黑化金Ag2～3Ag2～3Ag1～2Ag2～3金 镀金Au5～7Au2～3Au1～2Au5～7材料名称I〔腐蚀重〕II〔腐蚀中〕III〔腐蚀轻〕IV〔一般海洋〕单层暗镍20～2515～207～1020～25铜镍单层亮镍化学镀镍20～2515～2015～207～107～103～520～2515～20Ni20～25Ni15～20Ni7～10Ni20～25及多层亮铬Cr0.3～1Cr0.3～1Cr0.3～1Cr0.3～1铬多层暗铬Ni20～25Ni15～20Ni7～10Ni20～25铜Cr0.3～1Cr0.3～1Cr0.3～1Cr0.3～1亮镀银15～2015～207～10合银镀银层无光铜Cu2～5C2～5Cu2～5Cu2～510～1525～30Cu30～3