集成电路设计硬件描述语言

集成电路设计硬件描述语言1第一页，共十一页，编辑于2023年，星期五第一章EDA技术与硬件描述语言一数字系统设计数字技术的发展和集成电路技术密不可分，数字系统设计随着集成电路技术的发展产生了巨大变化2第二页，共十一页，编辑于2023年，星期五1传统硬件设计方法步骤（1）根据系统对硬件要求，合理划分功能模块（2）对各个功能模块进行详细设计，画出电路原理图（选择合适器件再进行设计）（3）各模块调试（4）各模块硬件电路连接起来整体调试3第三页，共十一页，编辑于2023年，星期五2传统硬件设计方法缺点设计中采用布尔方程或门级描述方式，难以有效完成设计，特别对于大规模集成电路来说，采用布尔方程或门级描述，需要花费大量人力。模拟调试通常在硬件电路设计后期进行，一旦发现不符合要求，必须重新设计（可能是全部否定），设计周期增加。设计完成后主要文件是电路原理图，如规模较大，阅读修改不便。4第四页，共十一页，编辑于2023年，星期五二EDA技术及其发展第一代20世纪70年代中小规模二维平面图形计算机辅助设计，解脱复杂机械的版图设计第二代80年代核心是计算机仿真和自动布局布线，主要应用软件有数字、模拟电路分析、印刷电路板、现场可编程门阵列布局布线，分为设计分析生产测试多个软件包。不能进行系统级仿真与综合。如在产品开发后期发现错误，浪费大第三代90年代以高级语言描述、系统级仿真和综合为特点。设计者摆脱了大量辅助性工作，精力集中于“要设计什么”而不是“如何设计”，产品研制周期缩短，也促进了集成电路设计发展5第五页，共十一页，编辑于2023年，星期五三硬件描述语言VHDL历史所谓硬件描述语言（HDL）就是该语言可以描述硬件电路的功能，信号连接关系及定时关系。

VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,诞生于1982年。1987年底，VHDL被IEEE确认为标准硬件描述语言。IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)1993年，IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。最新版本

IEEE1076-2002。6第六页，共十一页，编辑于2023年，星期五特点（1）VHDL具有很强的行为描述能力，可以从逻辑行为上描述和设计大规模电子系统（2）具有丰富的仿真语句和库函数，可以在大型系统设计的早期，就进行仿真（3）支持大规模设计的分解和已有设计的再利用（4）对于VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动地把VHDL描述的设计转变成门级网表(根据不同的实现芯片)

（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必关心最终设计实现的目标器件是什么，而进行独立的设计。（6）由于VHDL具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需改变类属参量或函数，就能轻易地改变设计的规模和结构。

7第七页，共十一页，编辑于2023年，星期五3VHDL进行设计的过程（1）集成电路设计的层次行为级描述输入输出响应、芯片实现算法寄存器级（RTL）基本单元为寄存器、计数器、多路选择器、算术逻辑单元等。描述基本单元的互连逻辑门级基本单元为逻辑门、触发器，常用布尔方程、卡诺图表示电路级基本单元为晶体管、电阻、电容等，常用电压电流的微分方程描述版图级几何图形及工艺规则8第八页，共十一页，编辑于2023年，星期五（2）VHDL设计过程门级网表生成后，在完成最终器件硬件设计时，可以有两种选择。第一种转成ASIC芯片工艺，第二种是用CPLD/FPGA实现9第九页，共十一页，编辑于2023年，星期五PLD器件（可编程逻辑器件）

PLA→GALEPLD→CPLD（复杂可编程门阵列）

FPGA（现场可编程门阵列）主要厂商AlteraXilinxLatticeASIC和PLD器件比较

FPGA器件中的新技术（硬拷贝、软核cpu）10第十页，共十一页，编辑于2023年，星期五常用EDA工具软件

Synopsys（综合）Synplify（综合）Precision（综合）

CadenceModelSim（仿真）若干CPLD/FPGA软件