多路仲裁器克隆技术论文

多路仲裁器克隆技术论文

一电路设计与实现

国内已有的研究文献，只是对仲裁器PUF进行了改进，但并没有提高仲裁器PUF在不同芯片中的差异性以及系统的稳定性，也未对具体的应用进行描述。对此，本文设计了由多路仲裁器PUF电路、多数表决器和运算门阵列三部分组成的防克隆电路，用以解决上述问题。

1多路仲裁器PUF电路设计

仲裁器使用D触发器，D触发器不易进入亚稳态。即使信号传输的延时差小于D触发器建立时间，它的输出也是一个稳定的状态，不是‘1’就是‘0’。但根据以往研究者的资料和实际实验测试，使用了D触发器的仲裁器PUF存在以下的问题:相同电路在不同芯片间的传输延时差异性减小，张俊钦等人测得该差异产生的概率约为%;针对此问题，文中共设计了8支仲裁器PUF电路。每支仲裁器PUF由128个开关单元组成，结构完全一致，但选择位F不同。左半部分为8支仲裁器PUF，右半部分为其中一支仲裁器PUF的局部放大图。F［0］～F［10］为一部分选择位，“信号输入”代表仲裁器PUF的输入端，“信号输出”代表仲裁器PUF的输出端。每一支仲裁器PUF电路都通过运算门阵列与被保护电路的输出进行运算。因此，只要有一支电路的延时差发生差异，最终的输出都会发生变化。而最终的输出发生变化的概率，即8支电路中至少有一支在不同芯片中产生延时差异的概率为1－1－0．1128=%。理论上，PUF的数量越多，上述的概率就越高，但考虑到FPGA资源有限，过多的PUF电路会占用过多的空间，因此只设计了8支电路，而此概率已远远高于等人得到的23%的概率。在设计中，通过分析不同的选择位对应的响应，确定每支PUF电路的选择位，使得输出结果中，各有4支电路的输出为‘1’和‘0’，保持了‘1’和‘0’的均衡性，从而加大敌方破解的难度。经过实验，使用8支电路达到了预期的效果。此外，仲裁器PUF的输出取决于上下两条线路的延时差，而电路的布局布线对延时有很大的影响。每次进行重新编译时，布局布线都有可能发生改变，导致延时差发生变化，从而引起输出的改变。同时，即使在同一块芯片中，也可能存在着工艺不均匀的情况，所以仲裁器PUF布局在不同的位置，就可能会产生不同的输出。考虑到这点，在实际操作中，本文使用了Altera公司QuartusII的高级功能逻辑锁，将设计好的仲裁器PUF电路锁定在了芯片的固定区域内，减小了布局布线及芯片不均匀产生的影响，同时给被保护电路的设计留出了足够的芯片资源，使得两者不会产生干扰，还有利于团队的分工和协作，提高效率。

2多数表决器为保证系统稳定

要求仲裁器PUF在同一芯片中对同一激励的响应保持恒定。在实际应用中，气温变化与电压不稳是电子设备面临的两个最大难题，仲裁器PUF也不能例外。尽管等人测得仲裁器PUF在同一芯片中对同一激励的响应发生变化的概率只有%，但该数据是在温度范围为40～70℃，电压变化幅度为±2%的情况下测得的。若电子设备要求必须能在极端环境下正常工作，上述测试环境下的数据显然不能满足要求。因此必须进行电路设计，保证输出的稳定性。借鉴文献提到的方法，对每一支仲裁器PUF在同一激励下的多次响应进行寄存，然后对寄存的响应进行多数表决。由此可以有效避免因外部环境变化而对输出产生的影响。其中多数表决器由VHDL写成，并生成符号，与仲裁器PUF在原理图环境中进行编译，

3运算门阵列运算门阵列是防克隆的重要部分

由与门、或门组成，每个逻辑门都连接着一根仲裁器PUF的输出线与一根被保护电路的输出线。若逻辑门连接的仲裁器PUF的输出为‘1’，则该逻辑门为“与门”;若仲裁器PUF的输出为‘0’，则该逻辑门为“或门”

二实验结果与分析

将上述设计方案在AlteracycloneII系列EP2c8Q208c8N上进行了验证，开发软件为Quar-tusII，开发语言为VHDL，被保护电路取为经典的DDS正弦信号发生器电路，该DDS正弦信号发生器为10bit输出。DDS的输出与仲裁器PUF的输出经过“运算门阵列”的运算之后，使用Quartus的嵌入式逻辑分析仪SignalTapII，观察输出波形。经过实验，分析仪SignalTapII，观察输出波形。经过实验，得到更换FPGA前后的输出结果。图10中，上面的波形为正常的DDS正弦波，下面的为更换了同型号的另一块FPGA之后的输出波形。通过比较可以发现，更换芯片之前正弦波输出正常;而更换之后，由于制造工艺的差异，仲裁器PUF的输出产生了变化，导致经过运算门阵列运算之后，原本正常的正弦波输出发生了改变。结果证明，所设计的防克隆电路具有实用性和有效性，可以在保护武器装备安全方面发挥一定作用。

三结论

针对电子设备中SＲAmFPGA防克隆问题，设计了多路仲裁器PUF电路、移位寄存器和运算门阵列，提高了输出ID的稳定性。并在FPGA开发平台上进行了防克隆功能的验证。然而，仅仅只有仲裁