第六章同步时序逻辑电路

第六章同步时序逻辑电路第一页，共一百九十五页，编辑于2023年，星期五学习要求：了解时序电路的基本结构、分类和常用的描述方法；熟练掌握同步时序电路分析和设计的基本方法；熟悉状态图的建立，状态简化和状态分配的各个重要环节。第二页，共一百九十五页，编辑于2023年，星期五6.1时序逻辑电路的特点和描述方法时序电路：一个电路在任何时刻的稳定输出不仅与该时刻电路的输入信号有关，而且与该电路过去的输入有关，这样的电路称为"时序电路"。时序电路由组合电路和存储(记忆)器件及反馈回路三部分组成，见下图.x1z1组合电路存储器件xn…zm………yry1Y1Ylx1.xn：时序电路的输入或外部输入；z1.zm：时序电路的输出或外部输出；y1..yr：时序电路的状态或内部输入；Y1.Yl：时序电路的激励或内部输出；第三页，共一百九十五页，编辑于2023年，星期五状态：过去的输入已不存在，但可以通过存储器件把它们记录下来，称之为状态。记录下来的信息可能和过去的输入完全一样，也可能是经过了组合电路加工处理后的结果。我们把某一时刻之前的状态称为"现态"，把这一时刻之后的状态称为"次态"，"现态"和"次态"是一个相对的概念，分别用y(n)(或y)和y(n+1)表示。时序电路的逻辑函数由下列方程组成：Zi=fi(x1,…，xn;y1,…，yr)

,i=1,…,mYj=gj(x1,…，xn;y1,…，yr)

,j=1,…,l第四页，共一百九十五页，编辑于2023年，星期五两种时序电路类型见下图：(a)同步时序电路x1z1组合电路存储器件或延时器件xn…zm………yry1Y1Yl(b)异步时序电路x1z1组合电路存储器件xn…zm………yry1Y1Yl时钟第五页，共一百九十五页，编辑于2023年，星期五时序电路输入信号的波形图：时钟脉冲

(CP)同步脉冲01111100异步脉冲11111000同步电平01111100异步电平10000111第六页，共一百九十五页，编辑于2023年，星期五状态表和状态图状态表与状态图是用来表示同步时序电路的输入、输出、现态、次态之间转移关系的两种常用工具。Mealy型状态表和状态图如果同步时序电路的输出是输入和现态的函数，即Zi=fi

(x1,…，xn;y1,…，yr)

,i=1,…,m，则称该电路为Mealy型电路。第七页，共一百九十五页，编辑于2023年，星期五一、状态表Mealy型电路状态表现态次态/输出输入xyy(n+1)/Z该表表明：处在状态y的同步时序电路，当输入为x时，输出为z，且在时钟脉冲作用下，电路进入次态y(n+1)。第八页，共一百九十五页，编辑于2023年，星期五某Mealy型电路状态表现态次态/输出(y(n+1)/Z)x=0yA/0A/0B/0x=1B/0C/0A/1ABC第九页，共一百九十五页，编辑于2023年，星期五二、状态图状态图是一种反映同步时序电路状态转移规律和输入、输出取值关系的有向图。yx/zy(n+1)Mealy型电路状态图某Mealy型电路状态图ACB0/01/00/00/01/01/1第十页，共一百九十五页，编辑于2023年，星期五Moore型状态表和状态图如果同步时序电路的输出仅是现态的函数,即Zi=fi

(y1,…,yr)

,i=1,…,m,则称电路为Moore型电路。它的电路结构图可表示为:x1组合电路xn………yry1Y1Yl存储器件组合电路z1zm…第十一页，共一百九十五页，编辑于2023年，星期五一、状态表Moore型电路状态表现态次态输入xyy(n+1)Z输出该表表明：当电路处于状态y时，输出为z，若输入为x，则在时钟脉冲作用下，电路进入次态y(n+1)。第十二页，共一百九十五页，编辑于2023年，星期五某Moore型电路状态表现态次态y(n+1)x=0yCBBx=1ABC输出ZBCA010第十三页，共一百九十五页，编辑于2023年，星期五二、状态图Moore型电路状态图某Moore型电路状态图y/zxy(n+1)Z'C/0A/0B/1010110第十四页，共一百九十五页，编辑于2023年，星期五6.2同步时序逻辑电路的分析分析的任务：对一个给定的时序逻辑电路，研究在一系列输入信号作用下，电路将会产生怎样的输出，进而说明该电路的逻辑功能。实际上是要求出电路的状态表、状态图或时间图，并作出功能评述。第十五页，共一百九十五页，编辑于2023年，星期五逻辑电路图输出函数和激励函数表达式触发器次态方程触发器功能表状态表和状态图用时间图和文字描述电路逻辑功能列出状态

转移真值表电路次态方程组第十六页，共一百九十五页，编辑于2023年，星期五例：用表格法分析下图所示的同步是序逻辑电路＝1K1J1CK2J2CY2Y1CP1X第十七页，共一百九十五页，编辑于2023年，星期五解：第一步：写出输出函数和激励函数表达式。J1=K1=1 J2=K2=xy1第二步：列同状态转移真值表。现态y2y1

激励函数J2K2J1K1次态y2(n+1)y1(n+1)000011110001101100011011010110100101101011111111111111110110110011000110输入x第十八页，共一百九十五页，编辑于2023年，星期五第三步：作出状态表和状态图。次态y2(n+1)y1(n+1)00011011现态

y2y1

x=0x=101101100110001100001101101100110x第十九页，共一百九十五页，编辑于2023年，星期五第四步：用时间图和文字描述电路和逻辑功能。当x=0时,该电路进行加1计数,计数序列为:00011011当x=1时,该电路进行减1计数,计数序列为:00111001第二十页，共一百九十五页，编辑于2023年，星期五时间图的作法：选定一个典型的输入序列；根据选定的典型输入序列，求出状态响应序列(和输出响应序列)输入序列为：x=11110000,初态：y2y1=00CP:1 2 3 4 5 6 7 8x:1 1 1 1 0 0 0 0y2:0 1 1 0 0 0 1 1y1:0 1 0 1 0 1 0 1y2(n+1):1 1 0 0 0 1 1 0y1(n+1):1 0 1 0 1 0 1 0第二十一页，共一百九十五页，编辑于2023年，星期五画时间图:11110000y1y2x12345678CP第二十二页，共一百九十五页，编辑于2023年，星期五例：试有代数法分析下图所示的同步时序逻辑电路。1D1CD2Cy2CPx&y1z第二十三页，共一百九十五页，编辑于2023年，星期五解：第一步：写出输出函数和激励函数表达式。Z=xy2y1D2=x+y2+y1=xy2y1D1=x第二步：把激励函数表达式代入触发器的次态方程，得到电路的次态方程组。Q1(n+1)＝D1＝xQ2(n+1)＝D2＝xy2y1第二十四页，共一百九十五页，编辑于2023年，星期五第三步：根据次态方程组和输出函数表达式作出状态表和状态图。次态/输出(y2(n+1)y1(n+1)/Z)00011110现态

y2y1

x=0x=100/010/000/000/001/001/001/001/1000110111/0x/z0/00/00/01/01/10/01/0第二十五页，共一百九十五页，编辑于2023年，星期五第四步：作出时间图，并说明电路的逻辑功能。典型输入序列：x=01011101初态：y2y1=00状态响应序列和输出响应序列为：CP:1 2 3 4 5 6 7 8x:0 1 0 1 1 1 0 1y2:0 0 0 1 0 0 0 1y1:0 0 1 0 1 1 1 0y2(n+1):0 0 1 0 0 0 1 0y1(n+1):0 1 0 1 1 1 0 1Z:0 0 0 1 0 0 0 1第二十六页，共一百九十五页，编辑于2023年，星期五CPxy2y1Z12346785时间图：功能说明：该电路是一个"101"序列检测器。第二十七页，共一百九十五页，编辑于2023年，星期五y1y0y2T0D1 J2K2=11xZCP=1例：分析下面的同步时序逻辑电路。第二十八页，共一百九十五页，编辑于2023年，星期五解：（1）列出激励函数与输出函数

（2）写出电路的次态方程组。将激励函数表达式代入相应触发器的次态方程得：

第二十九页，共一百九十五页，编辑于2023年，星期五y2y1y0Zx=0x=100001111001100110101010100110011010101010000000000110011010101011111111101101001（3）作出电路的状态表和状态图。第三十页，共一百九十五页，编辑于2023年，星期五11111000000/0001/1010/0011/0111/1110/0101/0100/100100111，

该电路是一个3位串行输入的移位寄存器。在时钟的作用下，x寄存到该寄存器的低位，寄存器的内容从低位向高位左移一位，原来的最高位丢弃。输出Z完成了现态y2，y1，y0的连续异或运算，则当1的个数为奇数时Z＝1，1的个数为偶数时Z＝0，完成了对当前的移位寄存器内容进行奇偶校验的工作。第三十一页，共一百九十五页，编辑于2023年，星期五7.2集成寄存器7.2.1常用集成寄存器一类是由多个(边沿触发)D触发器组成的触发型集成寄存器，如74LS171(4D)、74LS175(4D)、74LS174(6D)、74LS273(8D)等。图7-18(a)是74LS171的逻辑符号，其功能表如表7-14所示。其中Cr为异步清0端，当Cr=1时，在CP上升沿作用下，输出Q接收输入代码，若CP无效时输出保持不变。第三十二页，共一百九十五页，编辑于2023年，星期五另一类是由带使能端(电位控制式)D触发器构成的锁存型集成寄存器，如74LS375(4D)、74LS363(8D)、74LS373(8D)等。图7-18(b)是八D锁存器74LS373的逻辑符号，其功能表见表7-15。当EN1EN0=10时，输出Q随输入D变化，接收输入代码；当EN1EN0=00时锁存代码；当EN0=1时，输出端的三态门处于禁止状态，因此输出为高阻。第三十三页，共一百九十五页，编辑于2023年，星期五表7-1474LS171功能表

第三十四页，共一百九十五页，编辑于2023年，星期五表7-1574LS373功能表第三十五页，共一百九十五页，编辑于2023年，星期五图7-18集成寄存器(a)74LS171的逻辑符号；(b)74LS373的逻辑符号

第三十六页，共一百九十五页，编辑于2023年，星期五7.2.2常用集成移位寄存器

1.四位双向移位寄存器74LS19474LS194是四位通用移存器，具有左移、右移、并行置数、保持、清除等多种功能，其内部结构与逻辑符号分别如图7-19(a)、(b)所示，功能表如表7-16所示。74LS194各引出端功能如下：D0~D3:并行数码输入端。Cr:异步清0端，低电平有效。SR、SL：右移、左移串行数码输入端。S1、S0：工作方式控制端。第三十七页，共一百九十五页，编辑于2023年，星期五图7-1974LS194四位双向移位寄存器(a)逻辑图(b)逻辑符号(c)时序图第三十八页，共一百九十五页，编辑于2023年，星期五表7-1674LS194功能表从其功能表和图7-19(c)时序图可以看出，只要Cr=0，移存器无条件清0。只有当Cr=1，CP上升沿到达时，电路才可能按S1S0设置的方式执行移位或置数操作：S1S0=11为并行置数，S1S0=01为右移，S1S0=10为左移，时钟无效或虽然时钟有效，但S1S0=00则电路保持原态。第三十九页，共一百九十五页，编辑于2023年，星期五2.集成移位寄存器的应用

1)实现数据的串—并转换在数字系统中，信息的传播通常是串行的，而处理和加工往往是并行的，因此经常要进行输入、输出的串、并转换。图7-20七位串入—并出转换电路第四十页，共一百九十五页，编辑于2023年，星期五表7-17七位串入—并出状态表第四十一页，共一百九十五页，编辑于2023年，星期五图7-21七位并入—串出转换电路第四十二页，共一百九十五页，编辑于2023年，星期五表7-18七位并入—串出状态表第四十三页，共一百九十五页，编辑于2023年，星期五2)构成移位型计数器图7-22移位型计数器一般框图移位型计数器的状态变化顺序必须符合移位的规律，即第四十四页，共一百九十五页，编辑于2023年，星期五①环型计数器。图7-23四位环型计数器(a)逻辑电路；(b)完全状态图第四十五页，共一百九十五页，编辑于2023年，星期五n位环型计数器由n位移存器组成，其反馈逻辑方程为D1=Qn。图7-23(a)是由74LS194构成的四位环型计数器，其输入方程为SR=Q3，根据移位规律作出完全状态图如图7-23(b)所示。若电路的起始状态为Q0Q1Q2Q3=1000，则电路中循环移位一个1，环①为有效循环。若起始状态为Q0Q1Q2Q3=1110，则电路中循环移位一个0，环②为有效循环。可见，四位环型计数器实际上是一个模4计数器。环型计数器结构很简单，其特点是每个时钟周期只有一个输出端为1(或0)，因此可以直接用环型计数器的输出作为状态输出信号或节拍信号，不需要再加译码电路。但它的状态利用率低，n个触发器或n位移存器只能构成M=n的计数器，有(2n-n)个无效状态。第四十六页，共一百九十五页，编辑于2023年，星期五为了使环型计数器具有自启动特性，设计时要进行修正。图7-24(a)是修正后的四位环型计数器，它利用74LS194的预置功能，并进行全0序列检测,有效地消除了无效循环，其状态图如图7-24(b)所示。第四十七页，共一百九十五页，编辑于2023年，星期五图7-24有自启动特性的环型计数器(a)逻辑电路；(b)完全状态图

第四十八页，共一百九十五页，编辑于2023年，星期五②扭环计数器(也称循环码或约翰逊计数器)。n位扭环计数器由n位移存器组成，其反馈逻辑方程为n位移存器可以构成M=2n计数器，无效状态为(2n-2n)个。扭环计数器的状态按循环码的规律变化，即相邻状态之间仅有一位代码不同，因而不会产生竞争、冒险现象，且译码电路也比较简单。图7-25是由74LS194构成的四位扭环计数器和它的状态图。它有一个无效循环，不能自启动。第四十九页，共一百九十五页，编辑于2023年，星期五图7-25扭环计数器(a)逻辑电路；(b)完全状态图第五十页，共一百九十五页，编辑于2023年，星期五图7-26有自启特性的扭环计数器第五十一页，共一百九十五页，编辑于2023年，星期五扭环计数器输出波形的频率比时钟频率降低了2n倍，所以它可以用作偶数分频器。如果将反馈输入方程改为，则可以构成奇数分频器，其模值为M=2n-1。图7-27是用74LS194构成的7分频电路，其态序表如表7-19所示，其状态变化与扭环计数器相似，但跳过了全0状态。第五十二页，共一百九十五页，编辑于2023年，星期五表7-19M=7分频器状态表第五十三页，共一百九十五页，编辑于2023年，星期五

图7-27用74LS194构成的7分频电路第五十四页，共一百九十五页，编辑于2023年，星期五6.4集成计数器

集成计数器具有功能较完善、通用性强、功耗低、工作速率高且可以自扩展等许多优点，因而得到广泛应用。目前由TTL和CMOS电路构成的MSI计数器都有许多品种，表中列出了几种常用TTL型MSI计数器的型号及工作特点。第五十五页，共一百九十五页，编辑于2023年，星期五常用TTL型MSI计数器第五十六页，共一百九十五页，编辑于2023年，星期五

1.同步集成计数器74LS16174LS161是模24(四位二进制)同步计数器，具有计数、保持、预置、清0功能，其逻辑电路及传统逻辑符号分别如下图(a)、(b)所示。它由四个JK触发器和一些控制门组成，QD、QC、QB、QA是计数输出，QD为最高位。OC为进位输出端，OC=QDQCQBQAT，仅当T=1且计数状态为1111时，OC才变高，并产生进位信号。

6.4.1二进制计数器第五十七页，共一百九十五页，编辑于2023年，星期五74LS161计数器逻辑图；(b)传统逻辑符号

计数器计数时：Cr=LD=1，PT=1，在CP作用下计数器正常计数，低位为全1时翻转，否则保持。当P、T中有一个为低时，各触发器J、K为0，计数器处于保持状态。第五十八页，共一百九十五页，编辑于2023年，星期五CP为计数脉冲输入端，上升沿有效。Cr为异步清0端，低电平有效，只要Cr=0，立即有QDQCQBQA=0000，与CP无关。LD为同步预置端，低电平有效，当Cr=1，LD=0，在CP上升沿来到时，才能将预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。P、T为计数器允许控制端，高电平有效，只有当Cr=LD=1，PT=1，在CP作用下计数器才能正常计数。当P、T中有一个为低时，各触发器的J、K端均为0，从而使计数器处于保持状态。P、T的区别是T影响进位输出OC，而P则不影响OC。第五十九页，共一百九十五页，编辑于2023年，星期五74LS161功能表第六十页，共一百九十五页，编辑于2023年，星期五74LS161时序图第六十一页，共一百九十五页，编辑于2023年，星期五1891674LS193ABVCCQBQAQCQDCPDCPUQCBQCCCrLDCD2.四位二进制同步可异计数器74LS193第六十二页，共一百九十五页，编辑于2023年，星期五.Cr:清0LD:预置数控制QCC:进位输出QCB:借位输出D、C、B、A:预置数输入CPU:加计数脉冲输入CPD:减计数脉冲输入第六十三页，共一百九十五页，编辑于2023年，星期五

CrLDDCBACPUCPDQDQCQBQA

1ddddddd000000DCBAddDCBA01dddd1加计数01dddd1减计数功能表:第六十四页，共一百九十五页，编辑于2023年，星期五74LS193型四位二进制可逆计数器逻辑图QATRS1TRS1TRS1TRSQBQCQD&&&&&&&1&&&1&&1&&11111CPUCPDCrLDABCD&&11QCBQCC第六十五页，共一百九十五页，编辑于2023年，星期五例1:用74LS193利用反馈归零法构成十进制加法计数器CrCPUCPDDCBA

LDQDQCQBQAQCCQCB74LS193CP&11第六十六页，共一百九十五页，编辑于2023年，星期五

00000001001000110100101010011000011101100101第六十七页，共一百九十五页，编辑于2023年，星期五例2:用74LS193利用预置数法构成模12减法计数器CrCPUCPDDCBA

LDQDQCQBQAQCCQCB74LS19311CP1&1110初态设置第六十八页，共一百九十五页，编辑于2023年，星期五.LD111111101101110010111010100110000111011001010100

0011第六十九页，共一百九十五页，编辑于2023年，星期五1.同步十进制加法计数器74LS160

同步十进法计数器74LS160与同步二进制加法计数器74LS161（也即同步十六进制加法计数器）基本相同。异步置零，异步预置和保持功能与74LS161是完全相同的，只是计数规律有所差别。6.4.2十进制计数器第七十页，共一百九十五页，编辑于2023年，星期五&JCR&K&&≥1CPD0D1D2D3&JCR&KQ0&&≥1&JCR&KQ1&≥1Q2&&≥1&JCR&KQ3&&≥1&&11OCEPET1&&计数器74LS160的逻辑图第七十一页，共一百九十五页，编辑于2023年，星期五①该器件为双时钟工作方式，CPU是加计数时钟输入，CPD是减计数时钟输入，均为上升沿触发，采用8421BCD码计数。②Cr为异步清0端，高电平有效。③LD为异步预置控制端，低电平有效，当Cr=0、LD=0时预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。④进位输出和借位输出是分开的。OCC为进位输出，加法计数时，进入1001状态后有负脉冲输出，脉宽为一个时钟周期。OCB为借位输出，减法计数时，进入0000状态后有负脉冲输出，脉宽为一个时钟周期。2.十进制可逆集成计数器74LS192

第七十二页，共一百九十五页，编辑于2023年，星期五QDQCQBQACrDCBACPD

CPu

ST1

≥1

ST0

≥1&&&≥1&≥1&

ST2

≥1

ST3

≥1&&&&≥1&≥1&&1111&&RRRR74LS192逻辑图第七十三页，共一百九十五页，编辑于2023年，星期五6.5同步时序逻辑电路的设计同步时序逻辑电路设计又称同步时序逻辑电路综合，其基本指导思想是用尽可能少的触发器和门电路来完成设计。6.5.1同步时序电路设计的一般步骤1.作原始状态图和状态表；2.对原始状态表化简；3.状态分配；4.选定触发器；5.求出输出函数和激励函数表达式；6.画出逻辑电路图。第七十四页，共一百九十五页，编辑于2023年，星期五6.5.2建立原始状态图状态图是同步时序电路设计的依据，它必须正确反映设计要求。状态图的构成没有统一的方法，关键是要充分正确地理解设计要求，明确电路的输入条件和输出要求，输入和输出关系，以及状态的转换关系。原始状态图建立的一般过程为：假定一个初始状态，由此出发，每加入一个输入信号，则记忆其次态，并标出其相应的输出值。次态可能为现态、已有状态或新的状态，直到没有新的状态为止。每个状态的各种可能的输入值都要考虑到。第七十五页，共一百九十五页，编辑于2023年，星期五例:某序列检测器有一个输入端x和一个输出端Z。从x端输入一组按时间顺序排列的串行二进制码。当输入序列中出现101时，输出Z＝1，否则Z＝0。试作出该序列检测器的Mealy型和Moore型原始状态图和状态表。S0S1S2S31/11/00/00/00/01/00/01/0电路的Mealy型状态表现态次态/输出x=0x=1S0S1S2S3S0/0S2/0S0/0S2/0S1/0S1/0S3/1S1/0第七十六页，共一百九十五页，编辑于2023年，星期五电路的Moore型状态表现态次态x=0x=1S0S1S2S3S0S2S0S2S1S1S3S1输出Z0001S0/0S1/0S2/0S3/110100101第七十七页，共一百九十五页，编辑于2023年，星期五例:假设某同步时序电路，用于检测串行输入的8421BCD码，其输入的顺序是先高位后低位，当出现非法数字(即输入1010，1011，1100，1101，1110，1111)时，电路的输出为1。试作出该时序电路的Mealy型原始状态图和状态表。FDABCEG0/01/00/01/00/01/00/01/0解：第七十八页，共一百九十五页，编辑于2023年，星期五HDAB1/00/0CEI0/00/01/01/0FG0/01/0NJKP0/00/01/01/0LM0/01/00/01/00/01/00/01/00/01/00/01/00/11/10/11/10/11/1电路的原始状态图第七十九页，共一百九十五页，编辑于2023年，星期五现态次态/输出x=0x=1ABCDEFGHIJKLMNPB/0D/0J/0F/0H/0A/0A/0A/0A/0L/0N/0A/0A/1A/1A/1C/0E/0K/0G/0I/0A/0A/0A/0A/0M/0P/0A/0A/1A/1A/1电路的原始状态表第八十页，共一百九十五页，编辑于2023年，星期五例：假设有一个三位二进制加、减法器（模8计数器），当X输入为1时，实现加1计数；当X为0时，实现减1计数，试作出该电路的Moore型原始状态图和状态表。解：000111110101100011010001000001010011100101110111当X为0时：当X为1时：计数器的输出可为状态本身，亦可看作外部输出。第八十一页，共一百九十五页，编辑于2023年，星期五1

000110001101010111100011111111100000000原始状态图第八十二页，共一百九十五页，编辑于2023年，星期五现态次态/输出x=0x=1000001010011100101110111111000001010011100101110001010011100101110111000原始状态表第八十三页，共一百九十五页，编辑于2023年，星期五6.5.3状态简化一般情况下，原始状态图和原始状态表中存在着多余的状态。状态个数越多，电路中所需的触发器的数目也越多，制造成本就越高。为降低制造成本，需要去掉多余的状态，即要进行状态简化。所谓状态简化，就是要获得一个最小化的状态表。这个表不仅能正确地反映设计的全部要求，而且状态的数目最少。第八十四页，共一百九十五页，编辑于2023年，星期五完全确定状态表：状态表中的次态和输出都有确定的

状态和确定的输出值。等效状态：设状态S1和S2是完全确定状态表中的两个状态,如果对于所有可能的输入序列，分别从状态S1 和状态S2出发，所得到的输出响应序列完全相同， 则状态S1和S2是等效的，记作(S1,S2). 或说，状态S1和S2是等效对。等效状态可以合并。一、完全确定状态表的简化S1S'1S2S'2S3S'3S4S'40/00/00/10/11/11/1……第八十五页，共一百九十五页，编辑于2023年，星期五

等效状态传递性：(S1,S2),(S2,S3)→(S1,S3)

等效类：彼此等效的状态集合

最大等效类：不被其它等效类所包含的等效类。 一个状态也可能是一个最大等效类。 状态简化的任务是要在原始状态表中找出全部最大等效类(最大等效类集合)，并将每一个最大等效类用一个状态来表示。第八十六页，共一百九十五页，编辑于2023年，星期五判别方法：第一、它们的输出完全相同；假定状态S1和S2是完全确定原始状态表中的两个现态，那么S1和S2等效的条件可归纳为在输入的各种取值组合下：(1)次态相同；第二、它们的次态满足下列条件之一，即(2)次态交错；(3)次态循环；(4)次态对等效。第八十七页，共一百九十五页，编辑于2023年，星期五SiSj1/0Sl0/10/1Sk1/0次态相同第八十八页，共一百九十五页，编辑于2023年，星期五次态相同或交错SiSj0/01/01/0Sk0/0第八十九页，共一百九十五页，编辑于2023年，星期五次态交错或相同或循环SiSj1/01/0SkSl0/00/00/10/1Sm1/01/0第九十页，共一百九十五页，编辑于2023年，星期五次态交错或等效(Sk,Sl等效)SiSj1/01/0SlSk0/10/1第九十一页，共一百九十五页，编辑于2023年，星期五1.观察法化简例：简化下表所示的状态表现态次态/输出x=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1第九十二页，共一百九十五页，编辑于2023年，星期五解：A和B，C和D的输出完全相等；C和D在输入的各种取值组合下，次态相同，因此C和D等效；最大等效类为{A}，{B}，{C,D},分别用A',B',C'表示；

A和B在x=1时的次态不满足四条件之一，因此A和B不等效;现态次态/输出x=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1第九十三页，共一百九十五页，编辑于2023年，星期五最小化状态表为：现态次态/输出x=0x=1A'B'C'A'/0A'/0A'/0B'/0C'/0C'/1现态次态/输出x=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1第九十四页，共一百九十五页，编辑于2023年，星期五2.隐含表法化简例：简化下表所示的状态表现态次态/输出x=0x=1ABCDEFGC/0F/0D/0D/1C/0D/0C/1B/1A/1G/0E/0E/1G/0D/0第九十五页，共一百九十五页，编辑于2023年，星期五解：

作隐含表

顺序比较，寻找等效状态对

状态对等效，打“√”；状态对不等效，打“╳”；状态对是否等效需进 一步检查，则标记次态对。ABCDEFGFEDCBCFBEAECFCDDE现态次态/输出x=0x=1ABCDEFGC/0F/0D/0D/1C/0D/0C/1B/1A/1G/0E/0E/1G/0D/0第九十六页，共一百九十五页，编辑于2023年，星期五ABCDEFGFEDCBCFBEAECFCDDE处于循环链中的每一个状态对都是等效状态对,一共四个等效对(A,B),(A,E),(B,E),(C,F)。关联比较，确定等效状态对AE→BE→CF√AB→CF√第九十七页，共一百九十五页，编辑于2023年，星期五现态次态/输出x=0x=1abcdb/0c/0c/1b/1a/1d/0a/0c/0确定最大等效类，作最小化状态表:四个等效对(A,B),(A,E),(B,E),(C,F)

四个最大等效类(A,B,E),(C,F),(D),(G)

令以上四个最大等效类依次为a,b,c,d.现态次态/输出x=0x=1ABCDEFGC/0F/0D/0D/1C/0D/0C/1B/1A/1G/0E/0E/1G/0D/0第九十八页，共一百九十五页，编辑于2023年，星期五二、不完全确定状态表的简化不完全确定状态表：状态表中存在不确定的次态或输出，这些不确定的次态或输出将有利于状态简化。相容状态：设状态S1和S2是不完全确定状态表中 的两个状态，如果对于所有的有效输入序列，分别从状态S1和S2出发，所得到的输出响应序列(除不确定的那些位之外)是完全相同的，那么状态S1和S2是相容的，或者说状 态S1和S2是相容对，记作(S1,S2)。相容状态可以合并。第九十九页，共一百九十五页，编辑于2023年，星期五例:设计一个“1111”序列检测器，使其成为爆炸装置的引爆控制器。假定工作条件为：平时无1输入，Z一直处于0状态；当连续输入4个1时（不允许出现0），Z=1引爆，整个装置不存在。ADBC1/01/01/00/00/d0/d0/d1/1dddd现态次态/输出x=0x=1ABCDA/0d/dd/dd/dB/0C/0D/0d/1第一百页，共一百九十五页，编辑于2023年，星期五相容状态无传递性：SiSj1/10/00/00/0Sk0/0Sl1/01/dSi和Sj相容；Sj和Sk相容；但Si和Sk不相容。最大相容类：不被其它相容类所包含的相容类相容类：彼此相容的状态集合第一百零一页，共一百九十五页，编辑于2023年，星期五判别方法： 在不完全确定状态表中判断两个状态是否相容也是根据表中给出的次态和输出来决定的。假定状态Si和Sj是不完全确定状态表中的两个现态，那么状态Si和Sj相容的条件可归纳为在输入的各种取值组合下:第一、它们的输出完全相同，或者其中的 一个(或两个)输出为任意值。第二、它们的次态满足下列条件之一：(1)次态相同；(2)次态交错；(3)次态循环；(4)其中的一个(或两个)为任意状态;(5)次态相容；第一百零二页，共一百九十五页，编辑于2023年，星期五例：简化下表所示的状态表现态次 态x=0x=1ABCDEFBBAdFdDDEEdC输出0d111d第一百零三页，共一百九十五页，编辑于2023年，星期五解：

作隐含表；

顺序比较，寻找相容对；ABDEABCDEFEDCBDEBFAFCECECDCD现态次 态x=0x=1ABCDEFBBAdFdDDEEdC输出0d111d第一百零四页，共一百九十五页，编辑于2023年，星期五CE→AF√CF→CE√DF→CE√以上三步与确定状态表的化简相同关联比较，确定相容对；ABDEABCDEFEDCBDEBFAFCECECDCDAF→CD√BC→AB√DE√BD→DE√BE→BF→CD√全部相容对：(A,B),(A,F),(B,C),(B,D),(B,E),(B,F),(C,D),(C,E),(C,F),(D,F),(D,E),(E,F)。第一百零五页，共一百九十五页，编辑于2023年，星期五作状态合并图，求最大相容类。S1S2S33状态相容S4S1S2S34状态相容S1S2S3S4S55状态相容第一百零六页，共一百九十五页，编辑于2023年，星期五ABCDFE本例状态合并图，最大相容类是(A,B,F),(B,C,D,E,F)。全部相容状态对：(A,B),(A,F),(B,C),(B,D),(B,E),(B,F),(C,D),(C,E),(C,F),(D,F),(D,E),(E,F)。第一百零七页，共一百九十五页，编辑于2023年，星期五作最小化状态表:最小化状态表(又称最小闭覆盖)应满足下列三个条件：覆盖性－－所选相容类集合应包含原始状态表中 的全部状态。最小性－－所选相容类集合中相容类的个数应最 少。闭合性－－所选相容类集合中的任一相容类，在 原始状态表中任一输入条件下产生的次态应 该属于该集合中的某一个相容类。第一百零八页，共一百九十五页，编辑于2023年，星期五 采用闭覆盖表来反映所选相容类集合的覆盖和闭合情况。本例的闭覆盖表为CDE最大相容类ABFBCDEFABCDEF√√√√√√√√覆 盖闭 合x=0x=1BABFCD现态次态x=0x=1ABCDEFBBAdFdDDEEdC输出0d111d第一百零九页，共一百九十五页，编辑于2023年，星期五所选相容类集合{(A,B,F),(B,C,D,E,F)}满足最小闭覆盖条件，令A表示(A,B,F)，C表示(B,C,D,E,F)可得：现态次 态x=0x=1ACA,CACC输出01现态次 态x=0x=1ACdACC输出01由于该表中只有两个状态，进一步可以得到：现态次态x=0x=1ABCDEFBBAdFdDDEEdC输出0d111dCDE最大相容类ABFBCDEFABCDEF√√√√√√√√覆 盖闭 合x=0x=1BABFCD第一百一十页，共一百九十五页，编辑于2023年，星期五例：化简下表所示的状态表现态次态/输出x=0x=1ABCDED/dE/0D/0C/dC/1A/dA/dB/dC/dB/d第一百一十一页，共一百九十五页，编辑于2023年，星期五解：作隐含表，寻找相容状态对ABCDEDCBABDEACCECDACABCDABDEBCBC由上图得相容状态对为(A,B),(A,C),(A,D),(A,E), (B,C),(C,D),(D,E)AB→DE→BC√AC→AB√BD→AC√CE╳AE→ABCD√√AD→→BC√CDAC√现态次态/输出x=0x=1ABCDED/dE/0D/0C/dC/1A/dA/dB/dC/dB/d第一百一十二页，共一百九十五页，编辑于2023年，星期五作状态合并图，寻找最大相容类ABCDE得最大相容类为(A,B,C),(A,C,D),(A,D,E)第一百一十三页，共一百九十五页，编辑于2023年，星期五作最小化状态表若选相容类集合为{(A,B,C),(A,D,E)}则下表表明它不满足闭合要求相容类ABCADEABCDE√√√√√√覆 盖闭 合x=0x=1DECDABCABABCDE现态次态/输出x=0x=1ABCDED/dE/0D/0C/dC/1A/dA/dB/dC/dB/d(A,B,C),(A,C,D),(A,D,E)第一百一十四页，共一百九十五页，编辑于2023年，星期五但如果选相容类(A,B,C)和(D,E)则能满足最小闭覆盖的要求相容类ABCDEABCDEABCDE覆 盖闭 合x=0x=1DECBCABABCDE现态次态/输出x=0x=1ABCDED/dE/0D/0C/dC/1A/dA/dB/dC/dB/d第一百一十五页，共一百九十五页，编辑于2023年，星期五令A'=(A,B,C),B'=(D,E),进一步可得：现态次态/输出x=0x=1A'B'B'/0A'/1A'/dA'/d寻找最小闭覆盖通常不是一件容易的事情，其结果往往不唯一。现态次态/输出x=0x=1ABCDED/dE/0D/0C/dC/1A/dA/dB/dC/dB/d第一百一十六页，共一百九十五页，编辑于2023年，星期五6.5.4状态编码(状态分配)给最小化状态表中的每一个状态指定一个二进制代码，形成二进制状态表。通常情况下，状态编码的方案不一样，所得到的输出函数和激励函数的表达式也不同，由此而设计出来的电路复杂度也不同。状态分配的任务是：决定编码的长度；寻找一种最佳的或接近最佳的状态分配方案。第一百一十七页，共一百九十五页，编辑于2023年，星期五 设最小化状态表中的状态数为N，编码长度为n，N和n的关系为2n-1<N2n用2n种组合来对N个状态进行分配时，可能出现的分配方案的总数Ks为－第一百一十八页，共一百九十五页，编辑于2023年，星期五例如，n=2,N=4时有方 案状态1 2 3 4 5 6 7 8 9 10 11 12ABCD00 10 01 11 00 01 10 11 00 10 01 1101 11 00 10 10 11 00 01 11 01 10 0011 01 10 00 11 10 01 00 01 11 00 1010 00 11 01 01 00 11 10 10 00 11 01方 案状态13 14 15 16 17 18 19 20 21 22 23 24ABCD00 01 10 11 00 10 01 11 00 01 10 1111 10 01 00 10 00 11 01 01 00 11 1010 11 00 01 01 11 00 10 10 11 00 0101 00 11 10 11 01 10 00 11 10 01 00第一百一十九页，共一百九十五页，编辑于2023年，星期五但是，在Ks种方案中只有三种是独立的(真正不相同的)方案－－然而，当n较大时，Ku仍然很大，要真正找到最佳的分配方案是十分困难的，况且分配方案的好坏还与所采用的触发器的类型有关。因此，实际应用时都是采用工程的方法，依据以下四条件原则来进行状态分配。第一百二十页，共一百九十五页，编辑于2023年，星期五状态分配的基本原则有四条：(1)在相同输入条件下具有相同次态的现态，应尽可能分配相邻的二进制代码；(2)在相邻输入条件，同一现态的次态应尽可能分配相邻的二进制代码；(3)输出完全相同的现态应尽可能分配相邻的二进制代码；(4)最小化状态表中出现次数最多的状态或初始状态应分配逻辑0。第一百二十一页，共一百九十五页，编辑于2023年，星期五 一般情况下，第一条原则较为重要，需优先考虑，其次要考虑由前三条原则得到的应分配相邻代码的状态对出现的次数，次数多的状态对应优先分配相邻的二进制代码。第一百二十二页，共一百九十五页，编辑于2023年，星期五例：对下表所示的状态表进行状态分配现态次态/输出x=0x=1ABCDC/0C/0B/0A/1D/0A/0D/0B/1第一百二十三页，共一百九十五页，编辑于2023年，星期五解：确定n=2确定分配

由规则(1)得A和B,A和C应相邻；

由规则(2)得C和D,C和A,B和D,A和B应相邻；

由规则(3)得A,B,C三者应相邻,即A B,AC,BC应相邻；

由规则(4)得A分配为逻辑0。现态次态/输出x=0x=1ABCDC/0C/0B/0A/1D/0A/0D/0B/1第一百二十四页，共一百九十五页，编辑于2023年，星期五ABDC0101y2y1A:B:C:D:y2y10 01 00 11 1

由规则(1)得A和B,A和C应相邻；

由规则(2)得C和D,C和A,B和D,A和B应相邻；

由规则(3)得A,B,C三者应相邻,即A和B,A和C,B和C应相邻；

由规则(4)得A分配为逻辑0。第一百二十五页，共一百九十五页，编辑于2023年，星期五最后我们可以得到二进制状态表现态y2y1次态y2(n+1)y1(n+1)/输出x=0x=10 00 11 11 001/010/000/101/011/011/010/100/0注意：有时满足分配原则的分配方案不唯一，这时可任选一种。现态次态/输出x=0x=1ABCDC/0C/0B/0A/1D/0A/0D/0B/1第一百二十六页，共一百九十五页，编辑于2023年，星期五确定激励函数和输出函数1.触发器的激励表触发器的激励表反映触发器从某种现态转换到某种次态时，对触发器输入(激励)的要求。在这种表中，现态和次态作为自变量，输入(激励)作为因变量。触发器的激励表可由触发器的状态表直接推出。第一百二十七页，共一百九十五页，编辑于2023年，星期五QQ(n+1)R Sd 00 11 00 d0 00 11 01 1QQ(n+1)D01010 00 11 01 1R-S触发器激励表D触发器激励表第一百二十八页，共一百九十五页，编辑于2023年，星期五QQ(n+1)J K0 d1 dd 1d 00 00 11 01 1QQ(n+1)T01100 00 11 01 1J-K触发器激励表T触发器激励表第一百二十九页，共一百九十五页，编辑于2023年，星期五2.确定激励函数两种方法：根据次态方程来确定和通过激励表来确定。第一百三十页，共一百九十五页，编辑于2023年，星期五例：若用J-K触发器实现下表所示的二进制状态表，试写出激励和输出函数。现 态

y2y1次态y2(n+1)y1(n+1)/输出Zx=0x=10 00 11 11 011/000/000/101/001/000/110/111/0第一百三十一页，共一百九十五页，编辑于2023年，星期五解：确定激励函数现态

y2y1次态y2(n+1)y1(n+1)0 00 11 11 00 00 11 11 0输入x激励函数J2K2J1K11 10 00 00 10 10 01 01 11d 1d0d d1d1 d1d1 1d0d 1d0d d1d0 d1d0 1d00001111现态y2y1y2(n+1)y1(n+1)/输出Zx=0x=10001111011/000/000/101/001/000/110/111/0QQ(n+1)J K0 d1 dd 1d 00 00 11 01 1第一百三十二页，共一百九十五页，编辑于2023年，星期五J1=1现态

y2y1次态y2(n+1)y1(n+1)0 00 11 11 00 00 11 11 0输入x激励函数J2K2J1K11 10 00 00 10 10 01 01 11d 1d0d d1d1 d1d1 1d0d 1d0d d1d0 d1d0 1d00001111xy21dd0000101y11110d0d0J2xy2d11d000101y111100d0dK2xy211dd000101y1111011ddJ1xy2dd11000101y11110dd11K1K1=1第一百三十三页，共一百九十五页，编辑于2023年，星期五Z=y2y1+xy10010000101y1xy211100011Z确定输出函数现态y2y1y2(n+1)y1(n+1)/输出Zx=0x=10001111011/000/000/101/001/000/110/111/0第一百三十四页，共一百九十五页，编辑于2023年，星期五画出逻辑电路图先画出触发器并给触发器编号，再根据激励函数和输出函数画出组合逻辑部分的电路，最后画出同步时钟信号线。第一百三十五页，共一百九十五页，编辑于2023年，星期五1D1CD2Cy2CPx&y1z1y21&y1例如：第一百三十六页，共一百九十五页，编辑于2023年，星期五6.5.5同步时序逻辑电路设计举例例：设计一个“111…”序列检测器，用来检测串行二进制序列，要求每当连续输入3个(或3个以上)1时，检测器输出为1，否则输出为0。其典型输入输出序列如下：输入x：0 1 1 1 0 1 1 1 1 0输出Z：0 0 0 1 0 0 0 1 1 0 第一百三十七页，共一百九十五页，编辑于2023年，星期五解：作状态图和状态表0A0/00/00/00/0B1/0D1/11/1C1/0第一百三十八页，共一百九十五页，编辑于2023年，星期五现态次态/输出Zx=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1第一百三十九页，共一百九十五页，编辑于2023年，星期五状态化简 用观察法可得最大等效类为：(A),(B),(C,D)令C＝(C,D),可得下列最简状态表现态次态/输出Zx=0x=1ABCA/0A/0A/0B/0C/0C/1现态次态/输出Zx=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1第一百四十页，共一百九十五页，编辑于2023年，星期五状态分配：AB，BC，AC应相邻

AB，AC应相邻

AB应相邻

A应为逻辑0ACB0101y1y2现态次态/输出Zx=0x=1ABCA/0A/0A/0B/0C/0C/1第一百四十一页，共一百九十五页，编辑于2023年，星期五现态y2y1次态y2(n+1)y1(n+1)/输出Zx=0x=10 00 11 100/000/000/001/011/011/1现态次态/输出Zx=0x=1ABCA/0A/0A/0B/0C/0C/1ACB0101y1y2第一百四十二页，共一百九十五页，编辑于2023年，星期五现 态

y2y1次态y2(n+1y1(n+1)0 00 11 11 00 00 11 11 0输入x激励函数J2K2J1K10 00 00 0d d0 11 11 1d d0 d 0 d0 d d 1d 1 d 1d d d d0 d 1 d1 d d 0d 0 d 0d d d d00001111输出Z000d001dQQ(n+1)J K0 d1 dd 1d 00 00 11 01 1确定激励函数和输出函数表达式： 选用J－K触发器第一百四十三页，共一百九十五页，编辑于2023年，星期五xy20dd0000101y11110d0d1J2xy2dd1d000101y11110dd0dK2xy20ddd000101y11110d1ddJ1xy2dd11000101y11110dd00K1xy20d00000101y11110d010ZJ2=xy1, k2=xJ1=x, k1=xZ=xy2

现态

y2y10 00 11 11 00 00 11 11 0输入x激励函数J2K2J1K10 d 0 d0 d d 1d 1 d 1d d d d0 d 1 d1 d d 0d 0 d 0d d d d00001111输出Z000d001d第一百四十四页，共一百九十五页，编辑于2023年，星期五画电路图K1CK2Cy2CPxy1zy2&y11&J1J2J2=xy1, k2=xJ1=x, k1=xZ=xy2第一百四十五页，共一百九十五页，编辑于2023年，星期五分析：由于电路有冗余状态“10”，一旦电路进入“10”状态，不管输入为 0还是1，经过一个时钟周期后，电路应自动进入有效状态，否则电路存在“挂起”现象。分析方法为：确定无效状态的次态，由于无效状态的次态为d，所以在化简的卡诺图中，被卡诺圈圈起的d为1，没有被卡诺圈圈起的d为0。然后判断无效状态的次态是否为有效状态或是否存在“挂起”现象。第一百四十六页，共一百九十五页，编辑于2023年，星期五xy200d0000101y1111000d1J2xy2d11d000101y111100d0dK2xy200dd000101y1111011ddJ1xy2d111000101y111100d00K1xy20000000101y111101010Z第一百四十七页，共一百九十五页，编辑于2023年，星期五现 态

y2y1次态y2(n+1y1(n+1)0 00 11 11 00 00 11 11 0输入x激励函数J2K2J1K10 00 00 00

00 11 11 11

10 d 0 d0 d d 1d 1 d 10

1

0

10 d 1 d1 d d 0d 0 d 00

0

1

000001111输出Z00000011xy20d00000101y11110d010ZZ=xy1y2第一百四十八页，共一百九十五页，编辑于2023年，星期五现态y2y1x=0x=10 00 111000/000/000/000/001/011/011/111/0次态y2(n+1)y1(n+1)/Z0000/00/00/00/0011/0101/01/1111/0第一百四十九页，共一百九十五页，编辑于2023年，星期五修改后的电路图：K1CK2Cy2CPxy1zy2&y11&J1J2第一百五十页，共一百九十五页，编辑于2023年，星期五例：设计一个三位串行奇偶校验电路。当电路串行接收了三位二进制数后，如果1的个数为偶数，则电路输出为1；否则为0。当接收了三位二进制数后，电路返回初始状态。解：作状态图和状态表FBACG0/00/01/01/0DE0/01/00/11/00/01/10/01/10/11/0