门电路及组合逻辑电路的分析和设计演示文稿

门电路及组合逻辑电路的分析和设计演示文稿当前第1页\共有54页\编于星期一\16点优选门电路及组合逻辑电路的分析和设计当前第2页\共有54页\编于星期一\16点2、获得高低电平的方法及高电平和低电平的含义

当前第3页\共有54页\编于星期一\16点高电平和低电平为某规定范围的电位值，而非一固定值。10高电平低电平01高电平低电平正逻辑体制负逻辑体制当前第4页\共有54页\编于星期一\16点3、半导体二极管的开关特性Ui>0.5V时，二极管导通。Ui<0.5V时，二极管截止，iD=0。

IF

0.7

1iD(mA)

uD(V)伏安特性UBR0Ui<0.7V时，二极管截止，iD=0Ui>0.7V时，二极管导通当前第5页\共有54页\编于星期一\16点ui＝0V时，二极管截止，如同开关断开，uo＝0V。当前第6页\共有54页\编于星期一\16点ui＝5V时，二极管导通，如同0.7V的电压源，uo＝4.3V。当前第7页\共有54页\编于星期一\16点2.1二极管与门Y=A·BABY二、基本逻辑门电路当前第8页\共有54页\编于星期一\16点2.2二极管或门Y=A+B当前第9页\共有54页\编于星期一\16点uI很小，使uBE＜

Uth时，三极管截止，iB≈0，三极管工作于截止状态，C、E之间不导通。三极管为什么能用作开关？

怎样控制它的开和关？IC(sat)uCEUCE(sat)OiCMNT临界饱和线

饱和区放大区截止区uI=UILuBE+-2.3三极管非门当前第10页\共有54页\编于星期一\16点三极管的开关作用及其条件

当输入

uI为高电平，使iB≥

IB(sat)时，三极管饱和。

uBE

UCE(sat)0.3V0，C、E间相当于开关合上。

IC(sat)uCEUCE(sat)OiCMNT临界饱和线

饱和区放大区截止区uI=UILuBE+-当前第11页\共有54页\编于星期一\16点非门电路0110YA非逻辑真值表非门符号1AYUBCEIC0.3V三极管开关状态表达式：饱和导通RC+UCCAY3V0RB当前第12页\共有54页\编于星期一\16点

要求：理解TTL与非门的组成和工作原理。3、集成逻辑门

(Transistor-TransistorLogic

IntegratedCircuit,

TTL)TTL—晶体管-晶体管逻辑集成电路当前第13页\共有54页\编于星期一\16点当前第14页\共有54页\编于星期一\16点T1：多发射极晶体管，构成与门电路典型TTL与非门电路的结构C1当前第15页\共有54页\编于星期一\16点输入级倒相级输出级、TTL反相器的电路结构和工作原理当前第16页\共有54页\编于星期一\16点1.输入低电平（0.2V）时三个PN结导通需2.1V0.9V不足以让T2、T5导通T2、T5截止当前第17页\共有54页\编于星期一\16点1.输入低电平（0.2V）时vovo=5－vR2－vbe4－vD2≈3.6V

输出高电平当前第18页\共有54页\编于星期一\16点2.输入为高电平（3.4V）时电位被嵌在2.1V全导通vB1=VIH+VON=4.1V发射结反偏VT2C=Ube5+Uce21V截止T2、T5饱和导通当前第19页\共有54页\编于星期一\16点2.输入为高电平（3.4V）时vo=VCE5≈0.3V输出低电平当前第20页\共有54页\编于星期一\16点

输入为高电平时，输出为低电平。结论综上所述,该电路实现了“非”逻辑功能,即

因此，输入为低电平时，输出为高电平。当前第21页\共有54页\编于星期一\16点当有两个输入端A、B时,推广:当有三个输入端A、B、C时,当前第22页\共有54页\编于星期一\16点3.1.3TTL反相器的主要参数传输延迟时间tviotvoo50%50%tpdHLtpdLH平均传输时间平均传输延迟时间tpd表征了门电路的开关速度。当前第23页\共有54页\编于星期一\16点标准TTL门输入／输出逻辑电平：输入逻辑低电平UIL为0～0.8V；输入逻辑高电平UIH为2～5V；输出逻辑低电平UOL为0～0.4V；输出逻辑高电平UOH为2.4～5V。当前第24页\共有54页\编于星期一\16点0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOL电压传输特性曲线标准高电平USH

当uO≥

USH时，则认为输出高电平，通常取USH=3V。标准低电平USL当uO≤

USL时，则认为输出低电平，通常取USL=0.3V。阈值电压UTH转折区中点对应的输入电压，又称门槛电平。USH=3VUSL=0.3VUOFFUONUTH当前第25页\共有54页\编于星期一\16点3.2CMOS门电路1、MOS管的开关特性在CMOS集成电路中，以金属－氧化物－半导体场效应管（MOS管)作为开关器件。一、MOS管的结构和工作原理PNNGSD金属铝两个N区SiO2绝缘层P型衬底导电沟道当前第26页\共有54页\编于星期一\16点当前第27页\共有54页\编于星期一\16点vGS=0时PNNGSDvGSvDSiD=0D、S间相当于两个背靠背的PN结SDB

不论D、S间有无电压，均无法导通，不能导电。当前第28页\共有54页\编于星期一\16点PNNGSDVDSVGSvGS>0时vGS足够大时（vGS>VGS(th)），形成电场G—B,把衬底中的电子吸引到上表面，除复合外，剩余的电子在上表面形成了N型层（反型层）为D、S间的导通提供了通道。VGS(th)称为阈值电压(开启电压）源极与衬底接在一起N沟道可以通过改变vGS的大小来控制iD的大小。当前第29页\共有54页\编于星期一\16点当vI=vGS<VGS(th)时，MOS管工作在截止区。D-S间相当于断开的开关，vO≈vDD.特点：

用途：做无触点的、断开状态的电子开关。当前第30页\共有54页\编于星期一\16点当vI>VGS(th)且vI继续升高时，MOS管工作在可变电阻区。MOS管导通内阻RON很小，D-S间相当于闭合的开关,vO≈0。用途：做压控线性电阻和无触点的、闭合状态的电子开关。特点:管压降vDS

很小。当前第31页\共有54页\编于星期一\16点MOS管的四种基本类型GSDN沟道耗尽型GSDN沟道增强型当前第32页\共有54页\编于星期一\16点GSDP沟道增强型GSDP沟道耗尽型在数字电路中，多采用增强型。当前第33页\共有54页\编于星期一\16点当前第34页\共有54页\编于星期一\16点当前第35页\共有54页\编于星期一\16点2、CMOS反相器工作原理PMOS管NMOS管CMOS电路VDDT1T2vIvO（1）电路结构当NMOS管和PMOS管成对出现在电路中，且二者在工作中互补，称为CMOS管。当前第36页\共有54页\编于星期一\16点

（a）结构示意图（b）电路图CMOS反相器电路结构SpGPDpDNGNSN当前第37页\共有54页\编于星期一\16点AuIYuOVDDSGDDGSBVPVNBAuIYuOVDDSGDDGSBVPVNB构成互补对称结构要求VDD>UGS(th)N+｜UGS(th)P｜且UGS(th)N=｜UGS(th)P｜增强型NMOS管开启电压AuIYuOVDDBVPVNBPMOS管衬底接最高电位.增强型PMOS管开启电压（2）CMOS非门的工作原理增强型NMOS管(驱动管)增强型PMOS管(负载管)NMOS管衬底接最低电位。SpGPDpDNGNSN当前第38页\共有54页\编于星期一\16点VDDTPTNvIvOvI=0（低电平）截止vo=“１”导通SpGPDpDNGNSN当前第39页\共有54页\编于星期一\16点vI=1(高电平VDD)VDDT1T2vIvO导通vo=“０”截止静态下，无论vI是高电平还是低电平，T1、T2总有一个截止，因此CMOS反相器的静态功耗极小。SpGPDpDNGNSN当前第40页\共有54页\编于星期一\16点①C＝0、C’＝1，即C端为低电平（0V）、C’端为高电平（＋VDD）时，T1和T2都不具备开启条件而截止。输入和输出之间相当于开关断开一样，呈高阻态。3、CMOS传输门增强型PMOS管，开启电压为低电平增强型NMOS管，开启电压为高电平GGDDSS当前第41页\共有54页\编于星期一\16点②C＝1、C’＝0，即C端为高电平（＋VDD）、C’端为低电平（0V）时，T1和T2至少有一个导通，输入和输出之间相当于开关接通一样，呈低阻态，vo＝vi。GGDDSS当前第42页\共有54页\编于星期一\16点双向模拟开关思考：P1588-9当前第43页\共有54页\编于星期一\16点4、集成门电路的封装：双列直插式如：TTL门电路芯片（四2输入与非门，型号74LS00)14脚双列直插外形管脚当前第44页\共有54页\编于星期一\16点多余输入端的处理接

VCC通过

1~10k电阻接

VCC与有用输入端并接TTL电路输入端悬空时相当于输入高电平，与门和与非门等的多余输入端可悬空，但使用中多余输入端一般不悬空，以防止干扰。当前第45页\共有54页\编于星期一\16点或门和或非门的多余输入端接逻辑

0,或者与有用输入端并接思考：P1588-10当前第46页\共有54页\编于星期一\16点1、概述2、组合逻辑电路的分析方法3、组合逻辑电路的设计方法第8章第3节

第3、4点

组合逻辑电路的分析和设计方法当前第47页\共有54页\编于星期一\16点1、组合逻辑电路的特点与描述方法组合逻辑电路的逻辑功能特点：

没有存储和记忆作用。

组合电路的组成特点：

由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。组合电路的描述方法主要有逻辑表达式、真值表和逻辑图等。当前第48页\共有54页\编于星期一\16点组合逻辑电路的框图

组合逻辑电路在电路结构上不包含存储单元，仅仅是由各种门电路组成，当前第49页\共有54页\编于星期一\16点2、组合逻辑电路的分析方法组合逻辑电路图写出逻辑表达式分析方法步骤：化简说明功能列真值表已知