2012通信与电子系统综合设计

第四部分MCU子系统的结构与设计三、S3C2410子系统S3C2410：基于ARM920T内核CPLD：3片EPM7032AETC44-7FLASH：K9F1208SDRAM：K4S561632以太网控制器：DM9000触摸屏模块：LQ035Q7DH0116/32-bitRISC微处理器；采用ARM920T内核；

(ARM：AdvancedRISCMachine)

；RISC：ReducedInstructionSetComputer，精简指令集计算机CISC：ComplexInstructionSetComputer，复杂指令集计算机1.S3C2410结构Davinci平台：TMS320DM6446S3C2410结构ARM920T内核采用AMBA（AdvancedMicrocontrollerBusArchitecture）总线结构;内部16KB指令高缓，16KB数据高缓；MMU支持WinCE，EPOC32和Linux；工作频率最高达203MHz；工作电压：核心1.8V，I/O3.3V；FBGA封装，272个管脚；多种外设接口。S3C2410结构片上完成的功能包括：外部存储器控制器（SDRAM控制和片选逻辑）；LCD控制器，带有1个LCD专用的DMA通道；4通道DMA，有外部请求管脚；3通道UART/2通道SPI；1通道多主机IIC-BUS/1通道IIS-BUS控制器；SDI/MMC接口；2端口USB主机/1端口USB设备；4通道PWM定时器和1通道内部定时器；WatchDog定时器；117-bit通用I/O端口/24通道的外部中断源；8通道10-bitADC和触摸屏接口；RTC日历功能和片内时钟产生器（带PLL）。S3C2410X的管脚分布（272-FBGA）总线控制器OM[1:0]IOM[1:0]可将S3C2410设置成TEST模式，这种模式只在制造时使用。它也可以确定nGcs0的总线宽度。其上拉/下拉电阻决定了在RESET周期内的逻辑电平。00：Nand-boot01：16-bit10：32-bit11：TEST模式ADDR[26:0]O地址总线，输出相应块的存储器地址。DATA[31:0]I/O数据总线，总线宽度可编程设置为8/16/32-bit。nGcs0[7:0]O通用片选信号，分别控制8个存储块。如果一个存储地址位于某个块的地址范围内，相应的信号就被激活。nWEO写使能信号，表示当前的总线周期是一个写周期。nOEO输出使能信号，表示当前的总线周期是一个读周期。nXBREQI总线保持请求，有效时表示允许另一个总线主机申请本地总线的控制权。BACK信号有效时表示总线控制权已经被允许了。nXBACKO总线控制确认，表示S3C2410X已经将总线控制权交给另一个总线主机。nWAITI该信号表示要求延长当前的总线周期。只要该信号为低，当前的总线周期就不能结束。S3C2410的时钟S3C2410与时钟有关的信号有：

OM[3:2]：选择时钟模式；

EXTCLK：外部时钟源；

XTIpll：内部振荡器电路的输入；

XTOpll：内部振荡器电路的输出;MPLLUPLLMPLLUPLLS3C2410的引导系统总线中的OM[1:0]确定测试模式和nGCS0的总线宽度；OM[1:0]为00时表示NANDFLASH引导；一般引导程序在NANDFLASH中，主程序在SDRAM上运行；S3C2410内部配有SRAM，引导时将NANDFLASH中最前端的4KB内容拷入SRAM执行；引导代码将FLASH中的内容拷入SDRAM中，主程序在SDRAM中运行。S3C2410的

存储空间2.S3C2410与FPGA的连接FPGA作为S3C2410的外设;S3C2410提供地址线和控制信号；S3C2410与FPGA之间有缓冲器；缓冲器的控制信号由CPLD产生；S3C2410与FPGA之间的连接表4-1

三条控制总线包含的信号和对应关系控制线1控制线2控制线3（L）nWEnWEXnWE（L）nOEnOEXnOE（L）nWBE3nWBE3XnWBE3（L）nWBE2nWBE2XnWBE2（L）nWBE1nWBE1XnWBE1（L）nWBE0nWBE0XnWBE0nGCS0XnGCS0CPLD（U11）的内部逻辑nEXTBUS <=nGCS0ANDnGCS1ANDnGCS2ANDnGCS3ANDnGCS4ANDnGCS5ANDnFWEANDnFRE;tem_buffer_dir<=LnOEANDnFRE;BUFFER_DIR_UP<=tem_buffer_dir;BUFFER_DIR_L8<=tem_buffer_dir;

S3C2410其他总线接口与FPGA的连接第3次实验：熟悉ARM实验环境*ARM开发环境已建立，只需熟悉如何使用；ARM实验：HelloWorld编译Bootloader（熟悉过程，不烧写）编译Linux内核（熟悉过程，不烧写）制作文件系统（熟悉过程，不烧写）简单的程序、中断实验、LED实验、HPI实验附录：Linux驱动开发、Linux常用命令*此实验为选做综合设计8：ARM和FPGA通信ARM做为主控机，访问控制FPGA中相应的接口设备，完成与FPGA的通信；在FPGA中建立与ARM访问和控制的接口电路，并接受来自ARM的数据，或者传递数据给接口模块供ARM读取；在ARM的嵌入linux系统中编写访问控制FPGA相应接口的驱动程序和应用程序，实现ARM与FPGA间数据的传递。3.S3C2410与DSP的连接

S3C2410通过DSP的主机接口（HPI:HostPortInterface）与DSP连接；HPI是并行口，支持16/32-bit数据宽度;外接主机对接口起到主控作用；主机和DSP核通过外部或内部存储器交换信息；主机可直接访问DSP的存储空间和外设；DM642的HPI接口信号DM642的HPI接口信号HCNTL[1..0]：HPI访问类型控制；HHWIL：高、低半字区分，只用于HPI16;HR/W：读/写选通；HD[31..16],HD[15..0]：数据线，高16位只用于HPI32；HDS[1..2],HCS：读、写选通，数据选通；HAS：地址锁存、地址选通；HRDY：异步准备就绪；HINT：主机中断输入。S3C2410与DSP的连接CPLD（U33）的内部逻辑nINT2<=nHINT;HCNTRL0<=ADDR1whennGCS3='0'else '0'whennGCS3='1';HCNTRL1<=ADDR2whennGCS3='0'else '1'whennGCS3='1';HRnW<=ADDR3whennGCS3='0'else '1'whennGCS3='1';HHWIL<=ADDR4whennGCS3='0'else '1'whennGCS3='1';HCS<=nGCS3;HDS1<=(nWEandnOE)whennGCS3='0'else '1'whennGCS3='1';HDS2<='1';HAS<='1';综合设计7：ARM与DSP的通信ARM做为主控机，通过DSP的HPI接口控制访问DSP，及与DSP进行数据交换；在ARM嵌入linux系统中编写访问控制DSP的HPI接口的驱动及应用程序；DSP中通过HPI接口获取或传递数据给ARM；获取数据后做FFT变换（或其它算法），将变换后的数据再回传给ARM4.S3C2410与SDRAM的连接2片K4S561632；容量4

4M16bit；分四块进行操作

；可编程设置突发数据长度和延迟；自动刷新；K4S561632外部主要信号A[0：12]：地址线BA[0：1]：块选择CLK：系统时钟#CS：片选信号CKE：时钟使能DQ[0：15]：数据线#RAS：行地址选通#CAS：列地址选通#WE：写使能L（U）DQM：数据输入/输出屏蔽S3C2410与SDRAM的连接5.S3C2410与FLASH的连接采用NANDFLASHK9F1208；容量64M8bit；快速编程和擦除；命令、地址和数据都通过I/O口传送；电源为2.7-3.6V

；K9F1208外部主要信号CLE：命令锁存使能信号ALE：地址锁存使能信号R/B#：准备就绪/忙输出I/O[0：7]：数据输入/输出#CE：芯片使能#WE：写使能#RE：读使能#WP：写保护S3C2410与FLASH的连接6.S3C2410与以太网控制器的连接采用单片DM9000快速以太网MAC控制器；一个通用处理器接口；内部集成一个10/100M的PHY；内部4K的双字SRAM；外部MII接口；DM9000结构框图S3C2410与DM900