电子设计自动化第四章

电子设计自动化第四章第一页，共三十七页，编辑于2023年，星期日*.gdf 图形设计文件*.tdf AHDL设计文件*.vhd VHDL设计文件*.v VerilogHDL设计文件*.wdf 波形设计文件*.edf EDIF输入文件*.sch OrCAD图表文件*.adf Altera设计文件支持的输入文件一、设计输入第二页，共三十七页，编辑于2023年，星期日1、原理图设计输入第三页，共三十七页，编辑于2023年，星期日1）调用元器件（元件库）prim： 基本的门电路图元符号mega_lpm: 大规模器件的宏单元符号mf： 主要是74系列器件图元符号edif： 74系列集电极开路器件图元2）连接元器件（直线连接法+命名法）提供橡皮筋功能连接（Rubberbanding），当移动选中符号时，其连接的连线随符号一起移动。3）建立输入和输出引脚第四页，共三十七页，编辑于2023年，星期日2、文本输入第五页，共三十七页，编辑于2023年，星期日1）文本文件的建立文本文件的扩展名选择应对应。

文件名与VHDL文件的设计实体名保持一致。2）文本文件的编辑

设计者一定要注意到字体的提醒作用：关键词为蓝色，双引号内为绿色，其余为黑色。3）文本文件的检查 为了保证输入的VHDL文件的正确性，应检查文件的句法错误。第六页，共三十七页，编辑于2023年，星期日结构体模块实体模块库模块进程模块第七页，共三十七页，编辑于2023年，星期日波形输入第八页，共三十七页，编辑于2023年，星期日二、设计处理编译网表提取数据库建立逻辑综合逻辑划分分配定时模拟网表装配第九页，共三十七页，编辑于2023年，星期日1）编译网表提取CompilerNetlistExtractor：从项目文件中提取对应的二进制网表文件*.cnf，产生它们之间的互连文件*.hif，描述项目所有文件之间的连接关系。检查每个文件是否有重复的节点名、是否缺输入或输出引脚、是否有输出并联等错误。第十页，共三十七页，编辑于2023年，星期日2）数据库建立DatabaseBuilder：将*.cnf和*.hif（层次互连文件）连接起来，将整个设计转变成一个完全平面化的设计数据库。检查整个设计中的逻辑完整性和一致性，检查边界连接关系及句法等。3）逻辑综合LogicSynthesize：对数据库中的数据进行整理，计算每个到库器件输入端的布尔方程，并整理成乘积项之和的形式，化简，合并多余的乘积项。第十一页，共三十七页，编辑于2023年，星期日4）逻辑划分Partitioner：设计规模太大，无法用一个器件实现时，MAX+plusII系统将划分逻辑，由多个器件实现。5）分配Fitter：对数据库中的数据进行整理，计算每个到库器件输入端的布尔方程，并整理成乘积项之和的形式，化简，合并多余的乘积项。第十二页，共三十七页，编辑于2023年，星期日6）定时模拟网表TimingSNFExtractor：产生*.snf文件，文件内包含的逻辑信息和时间信息，提供仿真和定时分析使用。7）装配Assembler：将分配以后的数据转化为对应的编程数据，并以二进制可编程目标文件*.pof的形式存放。第十三页，共三十七页，编辑于2023年，星期日排错（语法错误）第十四页，共三十七页，编辑于2023年，星期日常见VHDL文本输入检查错误排错第十五页，共三十七页，编辑于2023年，星期日执行编译*.cnf编译器网表文件（设计文件的逻辑数据和连通性数据）*.rpt报告文件（器件的管脚图,资源使用情况时序仿真查看逻辑,时序关系,有无毛刺）*.snf仿真网表文件（用于仿真和定时分析）*.pof编程器目标文件（用于器件的编程）第十六页，共三十七页，编辑于2023年，星期日*.hif层次互连文件（用于记录项目中各个设计文件之间的层次关系信息）*.fit适配文件（用于记录管脚、隐藏的逻辑单元和器件的分配情况）*.mmfMAX+plusII信息文件（显示和定位当前项目中的错误信息）*.vhoVHDL输出文件*.voVeilogHDL输出文件执行编译生成文件还有：第十七页，共三十七页，编辑于2023年，星期日*.rpt文件第十八页，共三十七页，编辑于2023年，星期日*.snf文件第十九页，共三十七页，编辑于2023年，星期日*.pof文件第二十页，共三十七页，编辑于2023年，星期日三、设计校验1、仿真分析

检查逻辑功能是否满足设计要求？2、定时分析

检查设计的内部定时及器件的最高工作频率是否符合设计要求？设计项目编译完成后，能否实现设计者期望完成的逻辑功能，仍需要进一步校验。第二十一页，共三十七页，编辑于2023年，星期日1）打开波形图编辑窗口2）从SNF文件中提取节点信息3）波形图文件存盘4）改变栅格尺寸和结束时间5）输入信号赋值6）仿真分析1、仿真分析的步骤第二十二页，共三十七页，编辑于2023年，星期日从项目管理器中打开WaveformEditor第二十三页，共三十七页，编辑于2023年，星期日改变栅格尺寸和结束时间第二十四页，共三十七页，编辑于2023年，星期日设置低电平设置高电平设置不定状态设置为高阻状态逻辑取反操作设置时钟信号设置周期信号设置组群信号或总线信号输入信号赋值第二十五页，共三十七页，编辑于2023年，星期日仿真分析第二十六页，共三十七页，编辑于2023年，星期日时序仿真第二十七页，共三十七页，编辑于2023年，星期日*.snf仿真网表文件只提供输入输出端口及其内部信号的引入，波形并不会自动画出。输入端口波形需要设计者根据可能的逻辑输入自行设计，输出端口波形由仿真器根据程序和输入端口设置的数据运行而得。仿真文件的说明：第二十八页，共三十七页，编辑于2023年，星期日2、定时分析延迟时间分析寄存器性能分析建立和保持时间分析第二十九页，共三十七页，编辑于2023年，星期日延迟时间分析第三十页，共三十七页，编辑于2023年，星期日寄存器性能分析第三十一页，共三十七页，编辑于2023年，星期日建立和保持时间分析第三十二页，共三十七页，编辑于2023年，星期日四、器件选择与引脚锁定第三十三页，共三十七页，编辑于2023年，星期日器件引脚的指定第三十四页，共三十七页，编辑于2023年，星期日器件焊盘的指定第三十五页