第三章 VHDL语言结构体的描述方式

3VHDL语言结构体的描述方式VHDL语言的结构体可以用不同的语句类型和描述方式来表达电路所期望的逻辑行为，而对于相同的逻辑行为，可以有不同的语句表达方式。VHDL语言结构体的描述方式在VHDL语言中，这些描述方式或建模方式称为VHDL语言的描述风格。常用的描述方式主要有：●行为描述●数据流描述●结构描述●混合描述1行为描述依据设计实体的功能或算法对结构体进行描述，不需要给出实现这些行为的硬件结构，只强调电路的行为和功能。

在结构体中，行为描述主要用函数、过程和进程语句，以功能或算法的形式来描述数据的转换和传送。

VHDL语言结构体的描述方式

3.1结构体的行为描述

2【例3.1】试用行为描述完成二选一数据选择器的设计。VHDL语言结构体的描述方式

设数据输入为d0和d1、选择输入为s，输出为y。程序清单：

ENTITYmux21IS

PORT(d1,d0:INSTD_LOGIC；s:INSTD_LOGIC；y:OUTSTD_LOGIC)；

ENDmux21；

ARCHITECTUREbehaviorOFmux21IS

BEGINy<=d1WHENs=‘1’ELSEd0；

ENDbehavior；3

行为描述类似于高级编程语言，主要是对设计实体的功能或数学模型进行描述，其抽象程度远高于数据流描述和结构描述，其特点如下：

VHDL语言结构体的描述方式

●

行为描述具有很高的抽象程度，远高于数据流描述和结构描述；

●

行为描述只需描述清楚输入与输出的行为，而与它们的结构无关；

●

描述程序大多采用算术运算、关系运算、惯性延时、传输延时等语句；

●

结构体中的过程语句属于典型的行为描述。4

即逻辑描述，它利用VHDL语言中的赋值符和逻辑运算符进行描述，既包含逻辑单元的结构信息，又隐含地表示某种行为。VHDL语言结构体的描述方式

3.2结构体的数据流描述

例如：

y<=aNORb；

z<=NOT(aXORb)；//y等于a与b的或非运算//z等于a与b的同或运算这种方式主要采用非结构化的并行语句描述。5【例3.2】将例3.1中的数据选择器采用数据流描述。VHDL语言结构体的描述方式

逻辑表达式：y

=

d0·s

+

d1·s

程序清单：

ENTITYmux21IS

PORT(d1,d0:INSTD_LOGIC；s:INSTD_LOGIC；y:OUTSTD_LOGIC)；

ENDmux21；

ARCHITECTUREdataflowOFmux21IS

SIGNALtmp1,tmp2,tmp3:STD_LOGIC；

BEGINtmp1<=d1ANDs；tmp2<=d0AND(NOTs)；tmp3<=tmp1ORtmp2；y<=tmp3；

ENDdataflow；6

结构描述是从设计实体的内部结构对结构体进行描述的，并给出该实体所包含的模块或元件的相互连接关系。

这种方式主要采用元件例化（COMPONENT）的形式对设计实体进行描述。可以用不同类型的结构来实现多层次的工程设计，从简单的门电路到复杂的元件来描述整个系统，元件之间的连接通过定义的端口界面来实现。

VHDL语言结构体的描述方式

3.3结构体的结构描述

7

结构描述建模的步骤如下：VHDL语言结构体的描述方式

3.3结构体的结构描述

①元件说明：描述局部接口。

②元件例化：相对于其他元件放置元件。

③元件配置：指定元件所有的设计实体。

结构描述用于层次化设计，高层次的设计模块调用低层次的设计模块，或直接用门电路来构成一个复杂的逻辑电路。

8【例3.3】将例3.1中的数据选择器采用结构描述。

VHDL语言结构体的描述方式

程序清单：

ENTITYmux21IS

PORT(d1,d0:INSTD_LOGIC；s:INSTD_LOGIC；y:OUTSTD_LOGIC)；

ENDmux21；

ARCHITECTUREstructureOFmux21IS

COMPONENTand2

PORT(a,b:INSTD_LOGIC；c:OUTSTD_LOGIC)；

END

COMPONENT；

COMPONENT

or2

PORT(a,b:INSTD_LOGIC；c:OUT

STD_LOGIC)；

END

COMPONENT；&&≥11

d1

d0

s

y

aa

ab

ns

U1

U3

U2

U49【例3.3】将例3.1中的数据选择器采用结构描述。

VHDL语言结构体的描述方式

程序清单：&&≥11

d1

d0

s

y

aa

ab

ns

U1

U3

U2

U4

COMPONENTnot1

PORT

(a:INSTD_LOGIC；c:OUTSTD_LOGIC)；

END

COMPONENT；

SIGNALaa,ab,ns:STD_LOGIC；

BEGINU1:not1PORTMAP(s,ns)；U2:and2PORTMAP

(d1,s,aa)；U3:and2PORTMAP(ns,d0,ab)；U4:or2PORTMAP(aa,ab,y)；