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目第一 ispLEVER开发工具的原理图输入 第四 ispLEVER工具中VHDL和Verilog ispVMSystem－在系统编程的软件平台 约束条件编辑器（ConstraintEditor）的使用方法 ispLEVERSystem上机实习题附录 i 软件中文件名后缀及其含第一 ispLEVER简ispLEVER是Lattice公司推出的一套EDA软件。设计输入可采用原理图、硬件描此软件的，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。软件中的ConstraintsEditorI/O软件支持所有LatticeispLSIMACH、ispGDX、ispGAL、GALispLEVER系列和所有莱迪思的业界领先的CPLD含有支持ispLSIMACHTTL支持所有ispLSI、MACH、ispGDX、ispGAL、GAL、ORCAFPGA/FPSC、ispXPGAispXPLDConstraintsEditorPC:Windows第二节ispLEVER开发工具的原理图输启动ispLEVER(按Start=>Programs=>LatticeSemiconductor=>ispLEVER II. 选择菜单File选择NewProject...在CreateNewProject框的ProjectName栏中，键入项目名d:\user\demo.syn。Projecttype栏中选择Schematic/ABEL（ispLEVER软件支持Schematic/ABEL、Schematic/VHDL、Schematic/Verilog等的混合设计输入，在此例中，仅有原理图输你可以看到默认的项目名和器件型号:UntitledandispLSI5256VE-165LF256III 用鼠标双击UntitledTitleDemoProject¡,并选OK双击ispLSI5256VE-165LF256,你会看到DeviceSelector框(如下图所示)SelectDeviceispMACH4000按动器 中的滚动条，直到找到并选中器件LC4032V-10T44I在软件弹出的如下图显示的ConfirmChangeYes显示的ispLEVERProjectNavigato窗口中，按Yes按钮,以用来去除原有的约束条件。一个设计项目由一个或多个源文件组成。这些源文件可以是原理图文件(*.sch)、或者是文字文件(*.doc,*.wri,*.txt)。在以下操作步骤中，你要在设计项目中添加一张空从菜单上选择Source项。选择New...在框中，选择Schematic(原理图)，并按OK输入文件名demo.sch确认后揿OK从菜单栏选择Add,然后选择Symbol，你会看到如下图所示的框选择GATES.LIBG_2AND再在第一个ANDAND将鼠标移回到元件库的框，并选择G_2OR元件现在选择AddWire将引线连到OR重复上述步骤，连接下面一个AND 采用上述步骤，从REGS.LIB库中选一个g_d寄存器，并从IOPADS.LI G_OUTPUT在这一节，通过为连线命名和标注I/OMarkers 同时添加线和连线的信号名称。这是一个很有用的特点，可以节省设计时间。I/OMarkers不同，将在下面定义属性(AddAttributes)的步骤中详细解释。为了完成这个设计，选择AddNetName屏幕的状态栏将要提示你输入的连线名，输入¡A¡并按Enter键，连线名会粘连在现在选择AddI/OMarker将会出现一个框，请选择Input回出现一个输入I/OMarker，标记里面是连线名。鼠标移至下一个输入，重复上述步骤，直至所有的输入都有I/OMarker现在请在框中选择Output,然后单击输出连线端，加上一个输出I/OMarker定义器件的属性Attri引脚锁定LOCKispLEVERI/OPad而不是加到I/OMarkerI/OPad符号，否则，你只需要一个I/OMarker。在菜单条上选择Edit=>Attribute=>SymbolAttributeSymbolAttributeEditor框。单击需要定义属性的输出I/OPadI/OPad上的信号就被锁定到器件的第四个引脚上了。关闭框请注意，此时数字¡4¡出现在I/OPad从菜单条上选择File，并选SaveExit第三节设计的编译与建立仿真测试向量(Simulation 在已选择LC4032V-10T44ISourceNew...在框中，选择ABELTestVectors并按OKdemoabvOK再次选择File，并选Exit[c,0,0,0,0]-x[c,0,0,1,0]-x[c,1,1,0,0]-x[c,0,1,0,1]-x此时你的项目管理器(ProjectNavigator)在项目管理器左边的项目源文件(SourcesinProject)中选择原理图(demo.sch)双击原理图编译(CompileSchematic)然后从源文件中选择测试向量源文件(demo.abv)双击测试向量编译(CompileTestVectors)III (SimulatorControlPanel)SimulatorControlPanelSimulate=>Run,再按ToolsWaveform菜单，将打开波形观察器WaveformViewer单步仿真。选SimulatorControlPanel窗口中的Simulate=>Step可对您的设计进行单步仿真。ispLEVER中仿真器的默认步长为100ns，您可根据需要在按Simulate=>Settings菜单所激活的框(SetupSimulator)中重新设置您所需要的步长。按SimulatorControlPanelSimulate=>Reset了七次Step钮后所显示的波形(所选步长为100ns)。设置断点(Breakpoint)。在SimulatorControlPanel窗口中，按NewAvailableSignals栏中单要求，例如：->0，011BreakpointsADD，再按Arm波形编辑(WaveformEdit)除了用*.abv，ispLEVER的图形输入工具－WaveformEditor。以下是用WaveformEditor骤(仍以设计demo.sch为例)：SimulatorCotrolPanelTools=>WaveformEditor波形编辑器窗口(WaveformEditingTool)，如下图所示：在上述窗口中按Object=>EditMode，WaveformEditingToolEdit=>NewWave在该窗口中的Polarity选项中选择Input，然后在窗口下部的空格中输入信号名：A，B，C，D，CK。每输完一个信号名按一次Add钮。States栏中选择Low，Duration200ns并按回车键。这时，在WaveformEditingTool窗口中会显示A0-200ns0波形。然后在WaveformEditingTool200ns在波形编辑器的子窗口中编辑A所有输入信号A，B，C，D，CK的激励波形，并将它存盘为wave_in.wdl文件。完成后，WaveformEditingTool窗口如下图所示：WaveformEditingToolFile=>ConsistencyCheck激励波形是否存在。在该例中，错误信息窗口会提示NoErrorsDected回到ispLEVERProjectNavigator主窗口，按Source=>Import单，调入激励文件wave_in.wdl。在窗口左侧的源程序区选中Wave_in.wdl文件，双击窗口右侧的FunctionalSimulation骤与用*.abv二、时序仿真(Timing仍以设计Demo为例，在ispLEVERProjectNavigator主窗口中，在左侧源程序区选中Demo.abv，双击右侧的TimingSimulation栏进入时序仿真流程。由于时序仿真需要与所选器件有关的时间参数，因此双击TimingSimulation栏后，软件会自动对器件进行适配，然后打开与功能仿真时间相同的SimulatorControlPanel窗口。时，打开SimulatorControlPanel窗口中的Simulate=>Settings菜单，产生SetupDelay)、典型延时(TypicalDelay)、最大延时( unDelay)和0延时(ZeroDelay)。最小延时是指器件可能的最小延时时间，0延时指延时时间为0。在SetupSimulator框中，仿真模式(SimulationMode)可设置为两种形式：惯性延时(InertialMode)和传输延时(TransportMode)。将仿真参数设置为最大延时和传输延时状态，在WaveformViewer由图可见，与功能仿真不同的是：输出信号OUTCK5ns建立元件符号SymbolispLEVER双击原理图的资源文件demo.sch，把它打在原理图编辑器中，选择File从下拉菜单中，选择MatchingSymbol第四 硬件描述语言和原理图混合输ispLEVERABEL/原理图、VHDL/原理图、Verilog/原理图的混合输入。这一节，我们以ABEL/原理图为例，介绍硬件描述语言和原理图混合输入的方法。启动i如果你在上一节的练习后退出了ispLEVER，点击Start=>Programs=>仍旧选择LC4032V-10T44ISource选择在框中选Schematic，并按OK在文本框中输入文件名top.sch，并按OK调用上节中创建的元件符号。选择AddSymbolSymbolLibraries框，选择Local的库，你会注意到在下部的文本框中有一个叫demo建立内含ABEL在原理图编辑器里，选择ADD菜单里的NewBlockSymbol...把这个符号放在demo单击鼠标右键，就会显示SymbolLibraries的框。请注意abeltop符号出现在Local库中。III 建立ABELHDL请注意abeltop¡?图标。这意味着目前这个源文件还是个未知数，因件位于toptop也是ispLEVER项目管理器另外一个有用的特点。为了建立所需的源文件，请选择abeltop，然后选择SourceNew...命在NewSource框中，选择ABEL-HDLModule并按OKOK。你就进入了TextEditor，而且可以看到ABELHDL输入下列的代码。确保你的输入代码位于TITLETITLE'ThisistheTopLevelABELfile'"InputsIN1,IN2,IN3OUT2=IN1&OUT3=!IN1&IN2&IN3;OUT4=IN2&IN3;当你完成后，选择FileSave有了一个与此源文件相关的ABEL文件，并且已经建立了正确的 ABEL选择abeltopVII 仿[c,0,0,0]->[x[c,0,0,1]->[x[c,0,1,0]->[x[c,0,1,1]->[x[c,1,0,0]->[x[c,1,0,1]->[x[c,1,1,0]->[x[c,1,1,1]->[x仍旧选择测试矢量源文件，双击FunctionalSimulation现进入SimulationControlPanelTools=>WaveformViewer为了看波形，你必须在WaveformViewerEdit=>ShowShowWaveformsCLK,TOPIN1,TOPIN2,TOPIN3TOPOUTShow钮。然后按File=>Save菜单。这些信号名都可以在波形观测器中观察在步骤D中，如双击TimingSimulation过程， 真步骤与功能仿同。VIII 把设计适配到Lattice器件双击处理过程FitDesign。这将迫使项目管理器完成对源文件的编译，然后连接当这些都完成后，你可以双击HTMLFitterReport，查看一下设计报告和有关统的主要功能。在项目管理器的源文件窗口中，选择最顶层原理图top.sch¡.此时在项目管理器右边的操作流程中必定有NavigationHierarchy过程。双击NavigationHierarchy过程，即会弹出最顶层原理图top.sch¡选择View菜单中的Push/Pop用十字光标单击顶层原理图中的abeltop符号，即可弹出描述abeltop逻辑的文本文件abeltop.abl。此时可以浏览或编辑ABELHDL设计文件。浏览完毕后用File单中的Exit命令退回顶层原理图。demodemodemo.sch。此时可以浏览或编辑底层原理图若欲编辑底层原理图，可以利用Edit菜单中的Schematic命令进入原理图编辑器。编译完毕后用File菜单中的Save和Exit命令退出原理图编辑器。注意 将Y1端口定义成时钟输入端的方件在编译Y1默认为是系统复位端口(RESET)。若Y1端用作时钟输入端，必须通过编第五 ispLEVER工具中VHDL和Veril 语言的设计方用户的VHDL或Verilog设计可以经ispLEVER系统提供的综合器进行编译综合，生成EDIF格式的网表文件，然后可进行逻辑或时序仿真，最后进行适配，生成可的JEDEC文件。 设计输入的在ispLEVERSystemProjectNavigator主窗口中，按File=>NewProject菜单建立一个新的工程件，此时会弹出如下图所示的框。请注意：在该框中的ProjectType栏中，必须根据设计类型选择相应的工程文件的类型。本例中，选择VHDL类型。若是Verilog设计输入，则选择VerilogHDL类型。在ispLEVERSystemProjectNavigator主窗口中，选择Source=>New菜单。在弹出的New框中，选择VHDLModule类型此时，软件会产生一个如下图所示的NewVHDL 在框的各栏中，分别填入如上图所示的信息。按OK ，进入文本编辑器-TextEditor编辑VHDL文件。在TextEditor中输入如下的VHDLuseentitydemoport(A,B,C,D,CK: OUTP:outstd_logic);endsignalINP:std_logic;if(rising_edge(CK))OUTP<=endprocess;INP<=(AandB)or(CandD);enddemo_architecture;此VHDL设计所描述的电路与5.2OUTOUTP(因为OUT为VHDL语言保留字)ispLEVERSystemProjectNavigator主窗口左侧的源程序区中，demo.vhd文件被自动调入。选择器件ispMACH4A5－64/32-10JC，并启动Options=>SelectRTLSynthesis菜单，显示如下框：在该框选择Synplify，即采用Synplify工具对VHDL设计进行综合。此时的ispLEVERSystemProjectNavigator主窗口如下图所示：双击Processes窗口的SynplifySynthesizeVHDLFile进行编译、综合。或者选择菜单Tools=>SynplifySynthesis产生如下窗口。选Add调入demo.vhd，然后对demo.vhd文件进行编译、综双击上述Synplify窗口中SourceFiles栏中的demo.vhd文件进行修改并存盘，然后按RUN钮重新c,x=.c.,.x.; ([CK,A, B,C,D]-[c[c[cc,x=.c.,.x.; ([CK,A, B,C,D]-[c[c[c[c,0010,0,0,0]->[x,0,1,0]->[x,1,0,0]->[x,1,0,1]->[x在ispLEVERSystemProjectNavigator主窗口中选中左侧的demo.abv文件，双击右侧的FunctionalSimulation栏，进行功能仿真。在WaveformViewer窗口中观测信号A，B，C，CK，D和OUTP，其波形如下图所示：在ispLEVERSystemProjectNavigator主窗口中选中左侧的demo.abv文件，双击右侧的TimingSimulation栏，进行时序仿真。选择 umDelay，在WaveformViewer窗口中观测信号A，B，C，CK，D和OUTP，其波形如下图所示：在ispLEVERSystemProjectNavigator主窗口中选中左侧的ispMACH器件，双击右侧的FitDesign栏，进行器件适配。该过程结束后会生成用于的JEDEC文件demo.jed。Verilog设计输入的操作在ispLEVERSystemProjectNavigator主窗口中，按File=>NewProject菜单建立一个新的程文件，此时会弹出如下图所示的框。请注意：在该框中的ProjectType栏中，必须根据设计类型选择相应的工程文件的类型。本例中，选择VerilogHDL类型。在ispLEVERSystemProjectNavigator主窗口中，选择Source=>New菜单。在弹出的New框中，选择VerilogModule此时，软件会产生一个如下图所示的NewVerilogSource框在框的各栏中，分别填入如上图所示的信息。按OK ，进入文本编辑器-TextEditor编辑VHDL文件。在TextEditor中输入如下的VeriloginputA,B,C,D,CK;wireINP;regOUTP=assignINP=(A&&B)||(C&&D);此VHDL设计所描述的电路与5.2节所输入的原理图相同ispLEVERSystemProjectNavigator主窗口左侧的源程序区中，demo.v文件被自动调入。选择器件ispMACH4A5－64/32-10JC，并启动Options=>SelectRTLSynthesis菜单，显示如下框：在该框选择Synplify，即采用Synplify工具对Verilog设计进行综合。此时的ispLEVERSystemProjectNavigator主窗口如下图所示：双击Processes窗口的SynplifySynthesizeVerilogFile进行编译、综合。或者选择菜单Tools=>SynplifySynthesisAdd调入demo.vdemo.v文件进行编译、综合。双击上述Synplify窗口中SourceFiles栏中的demo.v文件进行修改并存盘，然后按RUN钮重新编c,x=.c.,.x.; ([CK,A, B,C,D]-[c[c[cc,x=.c.,.x.; ([CK,A, B,C,D]-[c[c[c[c,0010,0,0,0]->[x,0,1,0]->[x,1,0,0]->[x,1,0,1]->[x在ispLEVERSystemProjectNavigator主窗口中选中左侧的demo.abv文件，双击右侧的FunctionalSimulation栏，进行功能仿真。在WaveformViewer窗口中观测信号A，B，C，CK，DOUT，其波形如下图所示：在ispLEVERSystemProjectNavigator主窗口中选中左侧的demo.abv文件，双击右侧的TimingSimulation栏，进行时序仿真。选择umDelay，在WaveformViewer窗口中观测信号A，B，C，CK，DOUT，其波形如下图所示：在ispLEVERSystemProjectNavigator主窗口中选中左侧的ispMACH器件，双击右侧的FitDesign栏，进行器件适配。该过程结束后会生成用于的JEDEC文件demo.jed。第六节ispVMSystem－在系统编程的软件LatticeispVMSystemispVMSystem成在ispLEVERispVMSystemTM是一个综合的将设计到器件的软件包。该软件提供一种有效的器件编程方式，即采用由莱迪思半导体JEDECISP具允许用户快速简便地通过ispSTREAMTM将设计烧写到器件上。它还拥有简化ispATETM、ispTESTTM及ispSVFTM编程的功能。在此仅介绍最常用的基于PC机Windows环境的ispVM在启动ispVMSystem前，先将Lattice电缆连接在PC机的并行口和待的印刷电WindowsStart=>Programs=>LatticeSemiconductor=>ispVMSystemispVMSystem，LSCispVM?SystemispTools=>ScanChain，ispVMSystem有一片M4A5-64/32-10JC，ScanChain为得到可供到M4A5-64/32-10JC器件中的JED文件，我们可以将第四节设计实例中的器件型号改选为M4A5-64/32-10JC，重新做编译和适配，得到基于M4A5-64/32-10JC器件的JED文件。在LSCispVM? System窗口中，双击NewScanConfigurationSetup子窗口中的iM4A5-64/32栏，弹出DeviceInformation框。在该框中的DataFile栏里，选择需要的JED文件D:\user\demo.jed；在该框中的Operation栏里，选择所需的编程操作，这里选Information框如下图所示。按OK钮，关闭该框在LSCispVM?System窗口中，按Project=>Download菜单启动操作。数秒钟后，完成，这时NewScanConfigurationSetup子窗口中的Status栏显示PASS，并有一个绿色的圆运用ispVMSystem软件，可以将已过的、加密的器件中的熔丝信息回读出来，并为新的JED文件共相同设计的器件。其操作方法是：在DeviceInformation框中的Operation栏里，选择ReadandSaveJEDECDataFile放熔丝信息的文件名（JED）LSCispVM?SystemProject=>Download方法是：在DeviceInformation对话框中的Operation栏里，选择Erase,Program,Verify,SecureLSCispVM?SystemProject=>Download菜单启动加密操作。如果对加密后的器件进行回读操作，那么可以看到回存的JED文件中，熔丝信息均为0。第七 约束条件编辑器（ConstraintEditor ）的使用方ispLEVERConstraintsEditor其可以设置PinAttributes，GlobalConstraints，ResourceReservationispLEVERProjectNavigator（LC4032V-10T44I），双击右侧的ConstraintEditor功能条，打开ConstraintEditor，如下图所示。点击窗口左侧InputPins