数字电子技术自测练习

数字电子技术自测练习数字电子技术自测练习51/51PAGE51数字电子技术自测练习数字电子技术自测练习参考书《数字电子技术》佘新平主编华中科技大学出版社自测练习汇编（版权所有，未经允许不得复制）第1章数制与编码自测练习：二进制是（）为基数的数制。对于二进制数来说，位是指（）。11010是以（）为基数。基数为2的数制被称为（）。基数为10的数制被称为（）。十进制数的权值为（）。

(a)10的幂 (b)2的幂 (c)等于数中相应的位二进制数的权值为（）。

(a)10的幂 (b)2的幂 (c)1或0，取决于其位置二进制计数系统包含（）。

(a)一个数码 (b)没有数码 (c)两个数码二进制计数系统中的一位称为（）。

(a)字节 (b)比特 (c)2的幂2的5次方等于（）。

(a)5个2相加 (b)5个2相乘 (c)2乘以5二进制整数最右边一位的权值为（）。

(a)0 (b)1 (c)2二进制数中的最低有效位（LSB）总是位于（）。

(a)最右端 (b)最左端 (c)取决于实际的数二进制数（）。

(a)只能有4位 (b)只能有2位 (c)可能有任意位MSB的含义是（）。

(a)最大权值 (b)主要位 (c)最高有效位LSB的含义是（）。

(a)最小权值 (b)次要位 (c)最低有效位1011102+110112=（）。10002–1012=（）。10102×1012=（）。101010012÷11012=（）。基数为8的数制被称为（）。八进制计数系统包含（）。

(a)8个数码 (b)16个数码 (c)10个数码列出八进制中的8个符号（）。基数为16的数制被称为（）。列出十六进制中的16个符号（）。十六进制计数系统包含（）。

(a)6个数码 (b)16个数码 (c)10个数码自测练习：10100102=（）8。110111101.101012=（）8。376.28=（）2。10100102=（）16。110111101.101012=（）16。3AF.E16=（）2。2=（）10。11100.0112=（）10。34.7510=（）2。207.58=（）10。376.12510=（）8。78.816=（）10。9817.62510=（）16。自测练习：BCD3个字母代表什么（）。要使用BCD码表示十进制数需要（）。

(a)四位 (b)二位 (c)位数取决于数字BCD码用于表示（）。

(a)二进制数 (b)十进制数 (c)十六进制数 列出3种加权的BCD码（）。哪一种数码（）较易转换为十进制数。

(a)BCD (b)二进制码679.810=（）8421BCD。9810=（）4221BCD。7510=（）5421BCD。9710=（）2421BCD。01100001.000001018421BCD=（）10。111011.112=（）8421BCD。XS3代表（）码。（）BCD码是一种非加权码。

(a)8421 (b)XS3（）是BCD码。

(a)格雷码 (b)XS31011.11102421BCD=（）XS3。65010=（）XS3。10000101XS3=（）10。100112=（）Gray。011100Gray=（）2。格雷码最重要的特性是，当计数每增加1时，（）有1位状态改变。

(a)不只 (b)仅有 可同时表示数字和字母的二进制码称为（）码。ASCII码有（）。

(a)7位 (b)12位 (c)4位ASCII代表（），EBCDIC代表（）。字母K的ASCII码为（）。微型计算机输入、输出的工业标准是7位（）码。EBCDIC是一种常用于IBM设备中的（）位字母数字码。

(a)7 (b)8 (c) 12二进制补码中的（）位是符号位。

(a)最低 (b)最高 十进制数-35的8位二进制补码位（）。二进制补码11110001所表示的带符号十进制为（）。已知[x]原=1.1001，那么[x]反=（）。已知[x]原=1.1001，那么[x]补=（）。专业词汇汉英对照模拟：Analog字符码：AlphanumericCodeASCII码：AmericanStandardCodeforInformationInterchangeCodeBCD码：BinaryCodedDecimal二进制：Binary比特：Bit字节：Byte十进制：Decimal数字：DigitalEBCDIC：ExtendedBinaryCodedDecimalInterchangeCode编码：Code格雷码：Gray十六进制：Hexadecimal最低有效位（LSB ）：LestSignificantBit最高有效位（MSB）：MostSignificantBit数制：NumberSystem八进制：Octal反码：One’scomplementcode基数：RadixNumber基：Base原码：Truecode补码：Two’scomplementcode权：Weight加权码：Weightedcode余3码：Excess-3code第2章逻辑门自测练习：满足（）时，与门输出为高电平。

(a) 只要有一个或多个输入为高电平 (b) 所有输入都是高电平

(c) 所有输入都是低电平4输入与门有（）种可能的输入状态组合？对于5输入与门，其真值表有（）行，（）列？与门执行（）逻辑运算。满足（）时，或门输出为低电平。

(a) 一个输入为高电平 (b) 所有输入都是低电平

(c) 所有输入都是高电平 (d) (a)和(c)都对4输入或门有（）种可能的输入状态组合？对于5输入或门，其真值表有（）行，（）列？或门执行（）逻辑运算。非门执行（）逻辑运算。非门有（）个输入。自测练习：2输入与非门对应的逻辑表达式是（）。满足（）时，与非门输出为低电平。

(a) 只要有一个输入为高电平。 (b) 所有输入都是高电平

(c) 所有输入都是低电平当用两输入与门的一个输入端传输信号时，作为控制端的另一端应加（）电平。对于5输入与非门，有（）种可能的输入变量取值组合。对于4输入与非门，其真值表有（）行，（）列。对于8输入与非门，在所有可能的输入变量取值组合中有（）组输入状态能够输出低电平？或门和非门应该（）连接才能组成或非门？满足（）时，或非门输出为高电平。

(a) 一个输入为高电平。 (b) 所有输入都是低电平

(c) 多于一个的输入是高电平 (d) (a)和(c)都对当二输入异或门的输入端电平（）（相同，不相同）时，其输出为1。将二输入异或门用作反相器时，应将另一输入端接（）电平。当二输入同或门的输入端电平（）（相同，不相同）时，其输出为1。要使二输入变量异或门输出端F的状态为0，A端应该：(a) 接B (b) 接0 (c) 接1（）是异或门的表达式。

(a) (b) (c) 异或门可看作1的（）（奇、偶）数检测器。图2-36例题2-11自测练习：图2-36例题2-11集电极开路的与非门也叫（），使用集电极开路的与非门，其输出端和电源之间应外接（）电阻。三态门的输出端有（）、（）和（）三种状态。三态门输出为高阻状态时，（）是正确的说法。(a)用电压表测量指针不动 (b)相当于悬空

(c) 电压不高不低 (d)测量电阻指针不动以下电路中可以实现“线与”功能的有（）：(a)与非门 (b)三态输出门 (c) 集电极开路门5．对于图2-27（b）所示的三态与非门，当控制端EN=0时，三态门输出为（）；当EN=1时，三态门输出为（）。自测练习：最流行的数字IC是（）和（）集成电路。字母TTL代表（），字母CMOS代表（）。（）TTL子系列传输延时最短？（）TTL子系列功耗最小？CMOS门电路比TTL门电路的集成度（）、带负载能力（）、功耗（）。对于TTL集成电路，如用万用表测得某输出端电压为2V，则输出电平为：

(a) 高电平 (b) 低电平 (c) 既不是高电平也不是低电平对于TTL集成电路，3V输入为（）输入。

(a) 禁止 (b) 高电平 (c) 低电平对于TTL集成电路，0.5V输入为（）输入。

(a) 禁止 (b) 高电平 (c) 低电平输入信号经多级门传输到输出端所经过的门越多，总的延迟时间就（）。扇出系数N越大，说明逻辑门的负载能力（）（强，弱）。功耗极低是（）数字IC系列的显著特点。

(a) CMOS (b) TTL（）集成电路的特点是具有很好的抗干扰能力。

(a) CMOS (b) TTL所有TTL子系列的（）特性都相同。

(a) 速度 (b) 电压TTL集成电路中，（）子系列速度最快。下列（）不是TTL集成电路。

(a) 74LS00 (b) 74AS00 (c) 74HC00 (d) 74ALS00专业词汇汉英对照晶体管-晶体管逻辑（TTL）：Transistor-TransistorLogicCMOS：ComplementaryMetal-OxideSemiconductor求反：Complement双列直插式封装（DIP）：Dualin-linePackage扇出系数：Fanout集成电路（IC）：IntegratedCircuit反相：Inversion反相器：Inverter逻辑电平：Logiclevel金属氧化物半导体场效应管（MOSFET）：MetalOxideSemiconductorFieldEffectTransistor与门：ANDgate与非门：NANDgate或非门：NORgate非门：NOTgate集电极开路门（OC）： OpenCollectorGate或门：ORgate功耗：PowerDissipation传输延时：Propagationdelay表面贴焊技术（SMT）：Surface-MountTechnology真值表：TruthTable三态门（TS）：ThreeStateGate线与：Wired-AND异或门（XOR）：ExclusiveORGate异或非门（XNOR）：ExclusiveNORGate第3章逻辑代数基础自测练习1．逻辑代数有（）、（）和（ ）三种基本逻辑运算。2．逻辑代数的三个规则是指（ ）、（ ）和（ ）。3．下面（）等式应用了交换律：(a)AB=BA(b)A=A+A(c)A+B=B+A(d)A+(B+C)=(A+B)+C4．下面（）等式应用了结合律：(a)A(BC)=A(BC)(b)A=A+A(c)A+B=B+A(d)A+(B+C)=(A+B)+C5．下面（）等式应用了分配律：(a)A(B+C)=AB+AC(b)A(BC)=A(BC)(c)A(A+1)=A(d)A+AB=A6．逻辑函数的反函数（），对偶函数（）。7．逻辑函数的反函数（），对偶函数（）。8．自对偶函数F的特征是（）。自测练习:1．可化简为（）。2．可化简为（）。3．可化简为（）。4．可化简为（）。5．可化简为（）。6．可化简为（）。7．可化简为（）。8．采用配项法，可化简为（）。9．可化简为（）。自测练习1．逻辑函数表达式有（）和（）两种标准形式。2．由n个变量构成的任何一个最小项有（）种变量取值使其值为1，任何一个最大项有（）种变量取值使其值为1。3．n个变量可构成（）个最小项或最大项。4．标准或与式是由（）（最小项，最大项）构成的逻辑表达式。5．逻辑函数的最小项之和的形式（）。6．将标准与或表达式F（A，B，C）=Σm（0，2，7，6）改写为标准或与表达式为（）。7．逻辑函数的标准或与表达式为（）。8．逻辑函数的标准与或表达式为（）。9．逻辑函数的真值表为（）。10．逻辑函数的标准与或表达式为（）。11.逻辑函数的标准或与表达式为（）。12．如题12所示真值表，则对应的与或逻辑表达式为（）。题12真值表ABCF00000101001110010111011101010101自测练习1．卡诺图相邻方格所代表的最小项只有（）个变量取值不同。2．n变量卡诺图中的方格数等于（）。3．卡诺图的方格中，变量取值按（）（二进制码，格雷码）顺序排列。4．如题4所示3变量卡诺图，左上角方格对应的A、B、C变量的取值为000，它代表的最小项为（），最大项为（）。ABABC0100011110题4图5．在题4所示3变量卡诺图中，最小项对应的方格为（）。6．在题4所示3变量卡诺图中，最大项对应的方格为（）。7．3变量逻辑函数的卡诺图表示为()。8．3变量逻辑函数的卡诺图表示为()。9.3变量逻辑函数的卡诺图表示为()。10.某3变量逻辑函数F的约束条件为，则它包含的无关项为（）。专业词汇汉英对照逻辑变量：LogicVariable反变量：ComplementofVariable逻辑函数：LogicFunction逻辑图：Logicdiagram交换律：CommutativeLaw结合律：AssociativeLaw分配律：DistributiveLaw摩根定理：DeMorgan’sTheorems化简：Simplify最小项：Miniterm最大项：Maxterm相邻项：Adjacencies无关项：“Don’tcare”term逻辑表达式：Logicexppression标准与或表达式：StandardSum-of-Products标准或与表达式：StandardProduct-of-Sums卡诺图：KarnaughMap第4章组合逻辑电路自测练习1．若用74LS00实现函数Ｆ＝，A、B分别接74LS00的4、5脚，则输出F应接到74LS00的（）脚。2．74HC54芯片处于工作状态，如果其1、2、12、13脚分别接逻辑变量A、B、C、D，当3~5脚，9~11脚都接逻辑0时，输出为（）；而当3~5脚，9~11脚都接逻辑1时，输出又为（）。3．若要实现函数Ｆ＝（Ａ＋Ｅ）（Ｂ＋Ｄ），则用哪种芯片的数量最少（）(a)74LS00(b)74LS02(c)74HC58(d)74HC544．实现逻辑函数可以用一个()门；或者用()个与非门；或者用()个或非门。5．下面真值表所对应的输出逻辑函数表达式为F=（）。题5真值表ABCF00000101001110010111011100110101自测练习1．二进制编码器有8个输入端，应该有（）个输出端。2．三位二进制优先编码器74LS148的输入2，4，13引脚上加入有效输入信号，则输出代码为（）。3．二-十进制编码器有（）个输出端。4．二－十进制优先编码器74LS147的输入端第3、12、13引脚为逻辑低电平，则输出第6脚为逻辑（）电平，第7脚为逻辑（）电平，第9脚为逻辑（）电平，第14脚为逻辑（）电平。5．74LS148输入端中无有效信号时，其输出CS为（），EO为（）。6．74LS148输出端代码以（）（原码，反码）形式出现。7．74LS147输入端为（）电平有效，输出端以（）（原码，反码）形式出现。8．图4-24是用两片74LS148接成的一个16－4线优先编码器，输入信号EI为输入使能端，输出信号EO为（），CS为（）。自测练习1．（）（译码器、编码器）的特点是在任一时刻只有一个输入有效。2．（）（译码器、编码器）的特点是在任一时刻只有一个输出有效。3．二进制译码器有n个输入端，（）个输出端。且对应于输入代码的每一种状态，输出中有（）个为1（或为0），其余全为0（或为1）。4．由于二-十进制译码器有（）根输入线，（）根输出线，所以又称为（）线-（）线译码器。5．对于二进制译码器，其输出为（）的全部最小项。6．74LS138要进行正常译码，必须满足G1=（），G2A=（），G2B=（）。7．当74LS138的输入端G1=1，G2A=0，G2B=0，A2A1A0=101时，它的输出端（）（Y08．74LS138有（）个输出端，输出（）电平有效。9．74LS42有（）个输出端，输出（）电平有效。10．74LS47可驱动共（）极数码管，74LS48可驱动共（）极数码管。11．当74LS48的输入端LT=1，RBI=1，BI/RBO=1，DCBA=0110时，输出端abcdefg=()；当BI/RBO=0，而其它输入端不变时，输出端abcdefg=()。12．图4-34是将3-8译码器74LS138扩大为4-16译码器。其输入信号A、B、C、D中（）为最高位。13．如果用译码器74LS138实现，还需要一个（）（2，3）输入端的与非门，其输入端信号分别由74LS138的输出端（）（Y0~Y7）产生。自测练习1．仅用数据选择器（例如8选1MUX、4选1MUX）无法实现的逻辑功能是：(a)数据并/串变换；(b)数据选择；(c)产生逻辑函数。2．一个十六选一数据选择器，其地址输入端有（）个。(a)16(b)2(c)4(d)83．设A1、A0为四选一数据选择器的地址输入端，D3、D2、D1、D0为数据输入端，Y为输出端，则输出Y与A1、A0及Di之间的逻辑表达式为()。(a).(b).(c).(d)4．参看图4-34，如果74LS151的G=0，A2A1A0=011，则Y=（），如此时输入端D0~D75．参看图4-34，如果74LS151的G=1，则Y=（），W=（）。此时输出与输入（）（有关，无关）。6．参看题6图，如果变量A、B取值为11，输出Y为（）；变量A、B取值为00，输出Y为（）。自测练习1．半加器有（）个输入端，（）个输出端；全加器有（）个输入端，（）个输出端。2．两个四位二进制数1001和1011分别输入到四位加法器的输入端，并且其低位的进位输入信号为1，则该加法器的输出和值为（）。3．串行进位的加法器与并行进位的加法器相比，运算速度（）（快，慢）。4．（1100-1011）补码=（），（1000-1011）补码=（），（1000-1011）原码=（）。5．使用两个半加器和一个（）门可以构成一个全加器。6．设全减器的被减数、减数和低位来的借位数分别为A、B、C，则其差输出表达式为（），借位输出表达式为（）。自测练习1．将二进制数A=1011和B=1010作为74LS85的输入，则其三个数据输出端L1(A＞B)为（），L2(A＞B)为（）和L3(A＝B)为（）。2．74LS85不进行级联时，其三个级联输入端A＇>B＇、A＇<B＇和A＇=B＇分别接（）电平。3．参看图4-59，将二进制数A=11001011和B=11010100作为八位数值比较器的输入时，四位数值比较器C0的的三个数据输出端分别为（）；四位数值比较器C1的的三个数据输出端分别为（）。1．需要（）位才能将一个十进制数字编码为BCD码。2．将8421BCD码10000101转换为二进制码为（）。3．将（1010）2转换为格雷码是（）。4．将格雷码（0100）G转换为二进制数是（）。5．将8位二进制码转换为格雷码，需要（）个异或门构成。专业词汇汉英对照组合逻辑电路：Combinationallogiccircuits编码器：Encoder二进制编码器：BinaryEncoderBCD码编码器：Decimal-to-BCDEncoder优先编码器：PriorityEncoder译码器：Decoder二进制译码器：BinaryDecoderBCD码译码器：BCDto-decimalDecoder低电平有效：active-LOW高电平有效：active-HIGH七段显示译码器：BCD-to-7-SegmentdisplayDecoder试灯(LT):LampTest动态灭零输入(RBI)：RippleBlankingInput灭灯输入和动态灭零输出(BI/RBO)：BlankingInput/RippleBlankingOutput共阴极数码显示管：common-cathodedisplay共阳极数码显示管：common-anodedisplay数据选择器：Multiplexer数据分配器：Demultiplexer半加器：Half-adder全加器：Full-adder多位加法器：multibitadder数值比较器：Comparator码组转换器：CodeConverter竞争冒险：Raceandhazard第5章触发器自测练习1．或非门构成的基本RS触发器的输入S=1、R=0，当输入S变为0时，触发器的输出将会（）。

（a）置位（b）复位（c）不变2．与非门构成的基本RS触发器的输入S=1，R=1，当输入S变为0时，触发器输出将会（）。

（a）保持（b）复位（c）置位3．或非门构成的基本RS触发器的输入S=1，R=1时，其输出状态为（）。（a）Q=0，=1（b）Q=1，=0（c）Q=1，=1（d）Q=0，=0（e）状态不确定4．与非门构成的基本RS触发器的输入S=0，R=0时，其输出状态为（）。（a）Q=0，=1（b）Q=1，=0（c）Q=1，=1（d）Q=0，=0（e）状态不确定5．基本RS触发器74LS279的输入信号是（）有效。（a）低电平（b）高电平6．触发器引入时钟脉冲的目的是（）（改变输出状态，改变输出状态的时刻受时钟脉冲的控制）。7．与非门构成的基本RS触发器的约束条件是（）。（a）S=0，R=1（b）S=1，R=0（c）S=1，R=1（d）S=0，R=08．钟控RS触发器的约束条件是（）。（a）S=0，R=1（b）S=1，R=0（c）S=1，R=1（d）S=0，R=09．RS触发器74LS279中有两个触发器具有两个S输入端S1和S2，它们的逻辑关系是（）。（a）或（b）与（c）与非（d）异或10．触发器的输出状态是指（）（）的状态。自测练习1．要使电平触发D触发器置1，必须使D=（）、CP=（）。2．要使边沿触发D触发器直接置1，只要使SD＝（）、RD＝（）即可。3．对于电平触发的D触发器或D锁存器，（）情况下Q输出总是等于D输入。4．对于边沿触发的D触发器，下面（）是正确的。（a）输出状态的改变发生在时钟脉冲的边沿（b）要进入的状态取决于D输入（c）输出跟随每一个时钟脉冲的输入（d）（a）（b）和（c）5．“空翻”是指（）。（a）在脉冲信号CP=1时，输出的状态随输入信号的多次翻转（b）输出的状态取决于输入信号（c）输出的状态取决于时钟和控制输入信号（d）总是使输出改变状态6．对于74LS74，D输入端的数据在时钟脉冲的（）（上升，下降）边沿被传输到（）（）。7．要用边沿触发的D触发器构成一个二分频电路，将频率为100Hz的脉冲信号转换为50Hz的脉冲信号，其电路连接形式为（）。自测练习1．主从JK触发器是在（）采样，在（）输出。2．JK触发器在（）时可以直接置1，在（）时可以直接清0。3．JK触发器处于翻转时输入信号的条件是（）

（a）J=0，K=0（b）J=0，K=1

（c）J=1，K=0（d）J=1，K=14．J=K=1时，边沿JK触发器的时钟输入频率为120Hz。Q输出为（）。

（a）保持为高电平（b）保持为低电平

（c）频率为60Hz波形（d）频率为240Hz波形5．JK触发器在CP作用下，要使Qn+1=Qn，则输入信号必为（）。

（a）J=K=0（b）J=Qn，K=0

（c）J=Qn，K=Qn（d）J=0，K=06．下列触发器中，没有约束条件的是（）。

（a）基本RS触发器（b）主从JK触发器

（c）钟控RS触发器（d）边沿D触发器7．JK触发器的四种同步工作模式分别为（）。8．某JK触发器工作时，输出状态始终保持为1，则可能的原因有（）。（a）无时钟脉冲输入（b）异步置1端始终有效（c）J=K=0（d）J=1，K=09．集成JK触发器74LS76内含（）个触发器，（）（有，没有）异步清0端和异步置1端。时钟脉冲为（）（上升沿，下降沿）触发。10．题10图中，已知时钟脉冲CP和输入信号J、K的波形，则边沿JK触发器的输出波形（）（正确，错误）。题10图边沿JK触发器的波形图题10图边沿JK触发器的波形图CPJKQ10011100自测练习1．为实现D触发器转换成T触发器，题1图所示的虚线框内应是（）。1DC11DC1TCPQ题1图（b）异或门（c）同或门（d）或非门2．JK触发器构成T触发器的逻辑电路为（）。3．JK触发器构成T＇触发器的逻辑电路为（）。专业词汇汉英对照触发器：Flip-flop复位：Reset置位：Set异步：Asynchronous同步：Synchronous电平触发：Level-triggered边沿触发：Edge-triggered翻转：Toggle保持：Nochange时钟脉冲：Clockpulse主从JK触发器：Master-slaveJ-Kflip-flop清零：Clear锁存器：Latch预置：Preset分频：Frequencydivision第6章寄存器与计数器自测练习1．4位寄存器需要（）个触发器组成。2．图6-1中，在CP（）时刻，输入数据被存储在寄存器中，其存储时间为（）。3．在图6-4中，右移操作表示数据从（）（FF0，FF3）移向（FF0，FF3）。4．在图6-7中，当为（）电平时，寄存器执行并行数据输入操作；5．74LS194的5种工作模式分别为（）。6．74LS194中，清零操作为（）（同步，异步）方式，它与控制信号S1、S1（）（有关，无关）。7．74LS194中，需要（）个脉冲可并行输入4位数据。8．74LS194使用（）（上边沿，下边沿）触发。9．为了将一个字节数据串行移位到移位寄存器中，必须要（）个时钟脉冲。10．一组数据10110101串行移位（首先输入最右边的位）到一个8位并行输出移位寄存器中，其初始状态为11100100，在两个时钟脉冲之后，该寄存器中的数据为：（a）01011110（b）10110101（c）01111001（d）00101101自测练习1．为了构成六十四进制计数器，需要（）个触发器。2．2n进制计数器也称为（）位二进制计数器。3．1位二进制计数器的电路为（）。4．使用4个触发器进行级联而构成二进制计数器时，可以对从0到（）的二进制数进行计数。5．如题5图中，（）为2位二进制加法计数器；（）为2位二进制减法计数器。QQ0Q1CP111J>C1FF01K1J>C1FF11K题5图（a）QQ0Q1CP111J>C1FF01K1J>C1FF11K题5图（b）6．一个模7的计数器有（）个计数状态，它所需要的最小触发器个数为（）。7．计数器的模是（）。（a）触发器的个数（b）计数状态的最大可能个数（b）实际计数状态的个数8．4位二进制计数器的最大模是（）。（a）16（b）32（c）4（d）89．模13计数器的开始计数状态为0000，则它的最后计数状态是（）。自测练习1．与异步计数器不同，同步计数器中的所有触发器在（）（相同，不同）时钟脉冲的作用下同时翻转。2．在考虑触发器传输延迟的情况下，同步计数器中各Q输出端相对于时钟脉冲的延迟时间（）（相同，不同）。3．在考虑触发器传输延迟的情况下，异步计数器中各Q输出端相对于时钟脉冲的延迟时间（）（相同，不同）。4．采用边沿JK触发器构成同步22进制加法计数器的电路为（）。5．采用边沿JK触发器构成同步22进制减法计数器的电路为（）。6．采用边沿JK触发器构成同步2n进制加法计数器，需要（）个触发器，第一个触发器FF0的输入信号为（），最后一个触发器FF(n-1)的输入信号为（）。7．采用边沿JK触发器构成同步3进制加法计数器的电路为（）。8．23进制加法计数器的最大二进制计数是（）。自测练习1．74LS161是（）（同步，异步）（）（二，十六）进制加计数器。2．74LS161的清零端是（）（高电平，低电平）有效，是（）（同步，异步）清零。3．74LS161的置数端是（）（高电平，低电平）有效，是（）（同步，异步）置数。4．异步清零时与时钟脉冲（）（有关，无关）；同步置数时与时钟脉冲（）（有关，无关）。5．74LS161的进位信号RCO为一个（）（正，负）脉冲；在（）条件下产生进位信号。6．在（）条件下，74LS161的输出状态保持不变。（a）CLR=1（b）LD=1（c）ET=0EP=0（d）ET·EP=07．74LS161进行正常计数时，每来一个时钟脉冲（）（上升沿，下降沿），输出状态加计数一次。8．74LS161进行正常计数时，相对于时钟脉冲而言，其输出Q0是（）分频输出，Q1是（）分频输出，Q2是（）分频输出，输出Q3是（）分频输出，进位信号RCO是（）分频输出。9．74LS192是（）（同步，异步）（）（二，十）进制可逆计数器。10．74LS192的清零端是（）（高电平，低电平）有效，是（）（同步，异步）清零。11．当74LS192连接成加法计数器时，CPD、CPU的接法是（）。（a）CPU＝1CPD=1（b）CPU＝1CPD=CP（c）CPU＝CPCPD=1（d）CPU＝CPCPD=012．对于74LS93，将计数脉冲从CPA输入，QA连接到CPB时，（）（QA，QD，QC，QB）是最高位；（）（QA，QD，QC，QB）是最低位。13．对于74LS90，将计数脉冲从CPA输入，QA连接到CPB时，构成（）（8421BCD码，5421BCD码）十进制加计数器。这时，（）（QA，QD，QC，QB）是最高位；（）（QA，QD，QC，QB）是最低位。14．对于74LS90，将计数脉冲从CPB输入，QD连接到CPA时，构成（）（8421BCD码，5421BCD码）十进制加计数器。这时，（）（QA，QD，QC，QB）是最高位；（）（QA，QD，QC，QB）是最低位。15．74LS90构成8421BCD码的十进制加计数器时，（）可作为进位信号；它构成5421BCD码的十进制加计数器时，（）可作为进位信号。16．74LS90的异步清零输入端R0(1)、R0(2)是（）（高电平，低电平）有效。17．74LS90的异步置9输入端S9(1)、S9(2)是（）（高电平，低电平）有效。18．74LS90进行正常计数时，每来一个时钟脉冲（）（上升沿，下降沿），输出状态加计数一次。19．74LS90进行8421BCD码加计数时，相对于时钟脉冲而言，其输出QA是（）分频输出，QB是（）分频输出，QC是（）分频输出，输出QD是（）分频输出。20．采用两片74LS161，按照异步方式构成多进制计数器时，如果将低位片的进位信号RCO直接连接到高位片的时钟脉冲输入端，这样构成的是（）进制计数器。21．两片74LS161构成的计数器的最大模是（），如果它的某计数状态为56，其对应的代码为（）。22．两片74LS90构成的计数器的最大模是（），如果它的某计数状态为56，其对应的代码为（）。23．在数字钟电路中，24进制计数器（）（可以，不可以）由4进制和6进制计数器串接构成。24．在数字钟电路中，60进制计数器（）（可以，不可以）由6进制和10进制计数器串接构成。专业词汇汉英对照寄存器：Register移位寄存器：ShiftRegister串行输入/串行输出：SerialIn/SerialOut串行输入/并行输出：SerialIn/ParallelOut并行输入/串行输出：ParallelIn/SerialOut并行输入/并行输出：ParallelIn/ParallelOut清零：CLEAR置数：LOAD同步：Synchronous异步：Asynchronous模：Module计数器：Counter可逆计数器：Up/DownCounter时序图：Timingdiagram进位输出：RIPPLECARRYOUTPUT级联：Cascade十进制：Decade状态转换图：Statediagram递增：Increment数字钟：DigitalClock第7章时序逻辑电路的分析与设计自测练习1．时序逻辑电路由组合电路和（）共同组成。2．时序电路的特点之一是存在（）回路。3．按照电路的工作方式，时序逻辑电路可以分为（）和（）两大类。4．一个同步时序逻辑电路可用（）方程、（）方程和（）方程来描述。5．Mealy型时序电路的输出与（）有关；Moore型时序电路的输出与（）有关。6．分析题6表1和题6表2，（）表是Moore型时序电路，（）表是Mealy型时序电路。题6表1现态输入0输入1说明AB/1C/0次态/输出BB/0A/1CA/0C/0题6表2现态输入0输入1输出WYX0XXY1YXW0自测练习1.已知某同步时序逻辑电路的驱动方程为：，X为输入信号。则其状态方程为（）和（）。2．已知某同步时序逻辑电路的状态方程为。则它共有（）不同状态，相应的状态转换图为（）。其中有（）个无效状态，电路（）（能，不能）自启动。3．已知某同步时序逻辑电路的状态方程为，输出。试完成题3表所示的状态表。题3表现态Q1nQ0n次态Q1n+1Q0n+1输出Z000110114．已知某异步时序逻辑电路的状态方程为(CP由1→0时有效)，(由1→0时有效)，输出。试完成题4表所示的状态表。题4表现态Q1nQ0n次态/输出Z000110115．已知某时序逻辑电路的输出波形如题5图所示，则它的状态转换图为（）。QQ0Q1CP1234题5图自测练习1．若化简后的状态数为M，需要的代码位数为n，则M和n的关系为（）。2．构造一个模10的同步计数器，需要（）个触发器。3．设计一个同步5进制加计数器，至少用（）位代码对各个状态进行编码，共有（）种不同的编码方案。4．有一序列脉冲检测器，当连续输入信号110时，该电路输出1，否则输出0。则它的原始状态图为（）。5．已知一原始状态图如题4图所示，则它的简化状态图为（）。题4图6．已知状态表如题6表所示，如果采用JK触发器，则输出方程为（），状态方程为（），驱动方程为（）。题6表现态Q1nQ0n次态Q1n+1Q0n+1/输出ZX=0X=10000/001/00100/011/01100/111/0专业词汇汉英对照时序逻辑电路：SequentiallogiccircuitMealy型：MealyModelMoore型：MooreModel状态图：Statediagram状态表：Statetable现态：Presentstate次态：Nextstate分析过程：AnalysisProcedure设计过程：SynthesisProcedure特性方程：Characteristicequation驱动方程：Excitationequation状态方程：Stateequation输出方程：Outputequation第8章A/D和D/A自测练习1．D/A转换器的转换特性，是指其输出（）（模拟量，数字量）和输入（）（模拟量，数字量）之间的转换关系。2．如果D/A转换器输入为n位二进制数Dn-1Dn-2…D1D0，Kv为其电压转换比例系数，则输出模拟电压为（）。3．常见的D/A转换器有（）D/A转换器、（）D/A转换器、（）D/A转换器、（）D/A转换器、以及（）D/A转换器等几种类型。4．如分辨率用D/A转换器的最小输出电压VLSB与最大输出电压VFSR的比值来表示。则8位D/A转换器的分辨率为（）。5．已知Ｄ／Ａ转换电路中，当输入数字量为10000000时，输出电压为6.4V，则当输入为01010000时，其输出电压为（）。自测练习1．A/D转换器的转换过程通过（）、（）、（）和（）四个步骤完成。2．A/D转换器采样过程中要满足采样定理，即采样频率（）输入信号的最大频率。3．A/D转换器量化误差的大小与()和()有关。4．A/D转换器按照工作原理的不同可分为（）A/D转换器和（）A/D转换器。5．如果将一个最大幅值为5.1V的模拟信号转换为数字信号，要求模拟信号每变化20mV能使数字信号最低位LSB发生变化，那么应选用（）位的A/D转换器。6．已知A/D转换器的分辨率为8位，其输入模拟电压范围为0～5V，则当输出数字量为10000001时，对应的输入模拟电压为（）。专业词汇汉英对照模数转换器（ADC）：AnalogtoDigitalConverter数模转换器（DAC）：DigitaltoAnalogConverter权电阻数模转换器：Weightedresistor